捷变频率合成器是现代电子系统的重要组成部分,在军用通信、雷达和制导等设备中有着广泛的应用。随着现代电子技术的发展,系统对频率合成器的精度、频率分辨率、跳频时间和频谱纯度等指标提出了越来越高的要求。本课题主要对S波段的频率合成器进行了研究,提出并研制了一款基于锁相环(PLL)技术与直接数字频率合成(DDS)技术的S波段捷变频率合成器。本文首先介绍了锁相环的基本结构、相位模型、频率相应、噪声和杂散性能。然后分析了直接数字频率合成器的基本结构、工作原理、杂散来源、输出频谱特性。接着介绍了DDS+PLL频率合成器常用组合方案,对不同方案中的相位噪声、杂散、频率转换速度进行了分析。并结合不同方案的优缺点,依照项目要求,选用性能优良的DDS和PLL芯片,提出利用“DDS+PLL+混频+倍频”的频率合成方案来制作宽带、低相噪、高分辨率、捷变频率合成器,并论证方案可行性。最后对电路各组成部分的具体设计制作了进行介绍,而且列出了各模块的测试结果。实验测试结果表明,我们提出的实际方案是可行的,频率合成器的各项性能指标均达到了设计要求。频率合成器频率步进为500kHz,在2.3~2.95GHz范围内,相位噪声达到-90dBc/Hz@1kHz,-100dBc/Hz@1MHz,相关杂散优于-60dBc,跳频时间为20μs。