低密度校验(Low Density Parity Check,LDPC)码是由Gallager提出的一类性能逼近香农限的线性分组码。近年来,随着数字视频媒体的快速发展,数字通信系统对数据传输速率要求越来越高,LDPC码并行译码器逐渐成为研究工作的新热点。基于FPGA和GPU设计LDPC码并行译码器是两种常见的硬件解决方案,但这两种并行化设计方案存在成本高和灵活性差等问题。本文基于多核通用处理器设计了LDPC码的量化最小和(Quantization Min-Sum,QMS)并行译码器和交替方向乘子法(Alternating Direction Method of Multipliers,ADMM)并行译码器,论文的主要研究内容如下:1.概述了数字通信系统模型及LDPC码基础知识;详细阐述了线性分组码的最大似然译码方法及LDPC码的和积译码算法;着重分析了多核CPU并行体系架构及常用的并行程序设计模式。2.通过深入分析LDPC码的最小和(Min-Sum,MS)译码算法,设计了对内存需求较低的QMS译码算法。仿真结果表明,通过选取合适的量化模式,QMS译码算法可以获得与MS译码算法几乎相同的译码性能。3.针对QMS译码算法,利用处理器级别并行方法,设计了LDPC码的帧内并行译码器与帧间并行译码器;利用SSE/AVX指令集,设计了LDPC码的指令级别并行译码器。仿真结果表明,与串行QMS译码器相比,三种并行译码器都可以显著提高LDPC码的译码速度,而且指令级别并行译码器可以获得远优于其他两种并行译码器的加速系数,加速效果更好。4.基于查找表(Lookup Table,LUT)的近似投影算法能够降低ADMM惩罚译码的复杂度。为了进一步简化LUT表项索引的搜索过程,提出了一种基于Hash的表项索引搜索方法。通过深入分析ADMM惩罚译码算法中的可并行结构,设计了LDPC码的帧内并行译码器和帧间并行译码器。仿真结果表明,与串行ADMM惩罚译码器相比,两种并行译码器都可以明显提高LDPC码的吞吐量,而且帧间并行译码器的加速效果优于帧内并行译码器。