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随着高清电视中处理数据格式增多和图像分辨率加大,高清电视板上内存容量逐渐增大,速度日益提高,本设计就是着眼于这种需求,开发了适用于DDR2和DDR3的内存控制器,并且成功地在高清电视芯片中实现和加以验证。本文设计中,DDR内存控制器的逻辑实现分为仲裁器和控制器两大模块,主要创造性包括：仲裁器中采用了高效率的轮叫调度算法,采用了两级仲裁器设计,有效的避免了冲突,提高了带宽的利用率；利用异步缓冲将仲裁器和控制器联系在一起,保证仲裁器和控制器可以工作在不同的时钟域,提高控制器对多种速度内存的兼容性；通过数据宽度传输模块来自动适应内存总线宽度,满足使用×32/×16等多种位宽的内存的需要；将地址映射成{[排(ROW)],[组(BANK)],[列(COLUMN)]}格式,同时采用预检测模块,可以提前激活下一个需要操作的组,提高内存的访问效率。在芯片中实现之后,在芯片测试验证方面主要解决的技术难题有：从自动测试设备测试的角度给出了测试流程图和测试要点,可以完成ATE的验证、节省机时；提供了带宽软件测试方法,并且基于此方法经过反复调整测试后将低低仲裁器和普通仲裁器的占用比例设置为20%比80%,实际测试证明,DDR2模式下系统有效带宽由54.48%提高到59.17%,满足多种应用场合的需要。按照电子器件工程联合委员会的标准,对整体系统芯片的时序特性和电器指标有进行了测量,可以发现时钟抖动tJIT(cc)在-143.28ps到104.06ps之间,完全满足JEDEC定义的-160ps到160ps标准,而数据选通脉冲对时钟的延时tDQSS在-126.2ps到179.8ps之间,远小于JEDEC定义的-375ps到375ps的标准,数据建立时间tDS的最小值是240ps,远大于JEDEC定义的最小值30ps,全面验证和测量,可以证明内存控制器所有时序和电气性能满足指标要求。搭配本设计内存控制器的高清电视芯片具有良好的性能。