相位频率跟踪技术,即锁相环技术自1932年由De Bellescize提出至今,已经得到了广泛的应用与发展。全数字锁相环与模拟锁相环相比具有性能稳定、工作可靠和易于集成等优点,因而在数字通信和自动控制等领域得到了广泛的应用。随着大规模、超高速集成电路和FPGA的出现和飞速发展,数字系统的集成度越来越高,运算速度越来越快,这使得全数字锁相环在各个领域中的应用也越来越广泛。在理论分析方面,对模拟锁相环的原理进行了深入的研究,对数字锁相环各个模块的多种设计方法也进行了充分的研究和比较,在此基础之上选择了异或逻辑数字鉴相器,K计数器式环路滤波器和增量—减量计数器(ID计数器)式数字振荡器组成的基础电路,另外加上创新性的自动变模控制电路的设计,构成了整个数字锁相环电路。在数字锁相环中,环路的捕捉时间和抗噪声性能是一对矛盾。为了缓解这一矛盾,一些学者对此进行了深入的研究和探索,提出了许多解决方案。本文分析了产生这一矛盾的主要原因,提出了一种具有自动变模控制电路的全数字锁相环系统。该系统利用鉴相器的输出信号进行快捕区、慢捕区和锁定区的判定和切换,并通过对数字环路滤波器的模数进行自动调节,来实现对环路带宽的实时控制,同时避免锁相环在捕捉过程中出现连续的同向相位调整,减少因相位超调而产生的振荡。它能够有效地克服环路捕捉时间与抗噪声性能的矛盾,进一步加快锁相的速度,提高环路的工作性能。整个设计中采用了VHDL语言对这一全数字锁相环进行了系统设计,通QuartusⅡ软件的仿真和基于FPGA的实际验证,证明了本文提出的这种自动变模控制方法的正确性和该锁相环的良好性能。在实验中采用Altera公司的低成本FPGA CycloneⅡ系列的EP2C8QC208作为硬件平台,该电路的时钟频率为20MHz。在所设计的逻辑电路中,因为各个模块所需时钟频率有所不同,调用了芯片内部锁相环增加了不同频率的时钟信号。