随着新一轮信息技术革命的到来,集成电路产业成为了国家重点优先发展的战略性基础产业,其技术水平的提升和产业规模的扩大能够促进经济发展、推动科技进步和增强国防实力。高速高精度模数转换器（Analog to Digital Converter,以下简称ADC）芯片是集成电路中的核心元器件,能够将自然界中连续的不易处理的模拟信号转换为数字世界中离散的易处理的数字信号。ADC的转换精度和采样速率直接决定了混合信号处理系统的处理能力上限,从国防领域的雷达系统和导航系统到民用领域的5G通信系统和数据中心高速接口等信号处理系统都对ADC精度和速度有很高的要求,是卡脖子的关键技术。常见的ADC结构包括闪存型ADC,流水线型ADC,Σ-ΔADC,逐次逼近型ADC和时域交织（Time-Interleaved,以下简称TI）ADC。由于TI ADC具有能够成倍提升ADC采样速率的结构特点,因此近年来得到了越来越多的关注,成为了学术界和工业界研究的热点。本论文以TI ADC为研究对象,首先介绍了ADC的基本原理、性能指标和电路结构,通过建立误差模型、数学推导等方式详细分析了时域交织技术的基本原理,分析了TI ADC所独有的失调失配、增益失配和时间失配误差对ADC性能的影响,并对现在常用的几类TI ADC失配误差校准算法的原理和优缺点进行了总结和对比。接着,本文简单介绍了失调失配以及增益失配的校准算法原理,然后重点研究了在数字域对时间失配进行估计和补偿的方法,针对TI ADC中的时间失配误差提出了一种基于自相关函数的全数字校准算法。通过python进行误差建模和仿真表明,本文所设计的时间失配校准算法能够应用于任意通道数的TI ADC,能够在更宽的输入信号频带范围内保持良好的校准效果,并且拥有良好的鲁棒性。最后,根据实际工程项目需求,本文将提出的TI ADC全数字校准算法应用于一个14-bit 600-MS/s TI-pipelined ADC。对数字校准电路依次进行RTL代码设计、功能仿真验证,并在40nm CMOS工艺下进行了后端实现。功能仿真验证的结果显示,经过校准后TI ADC的有效位数从3.23-bit提高到了12.63-bit,无杂散动态范围从20.69d B提高到了84.92d B,本文提出的校准算法的正确性和有效性得到了验证。