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有限域上的乘法运算足许多加密系统和基于编码理论系统中必须完成的一种基本运算。有限域乘法的运算效率在很大程度上决定了整个系统的性能。运算速度对于很多密码系统来说至关重要。在一些密码系统里，其最主要的运算量来源于计算大量的有限域整系数多项式的乘积，采用软件方式计算速度较慢，为了有效提高有限域整系数多项式乘法的运算速度，本文在FPGA实现的基础上进一步采用了ASIC的方式来实现，独立自主完成了芯片设计与制作，具有很高的应用价值。 本文的整个设计是基于数论变换的算法结构，采用TSMC公司的0.25μmCMOS Logic工艺参数。一次流片成功，工作频率可达到100MHz。 本文有特色的主要工作如下： 1．提出了一种可行的、易于硬件实现的结构，具有无误差、速度快、设计复杂度低的优点，整个设计采用Verilog代码来实现。 2．采用Synopsys公司的Design Compiler工具对Verilog代码进行综合优化生成门级网表，考虑到芯片的可测性，整个设计插入了5条测试扫描链和RAMBIST电路。 3．采用Synopsys公司的Astro工具进行布局布线。在满足时序的前提下，为了尽量减小芯片的面积，降低布线的阻塞率，布局规划中对RAM和PAD的位置进行充分的考虑。版图完成并通过DRC、LVS后使用Star-RCXT工具提取版图的寄生参数，使用PrimeTime工具进行静态时序分析并根据寄生参数文件生成标准延时文件(SDF文件)，送到VCS工具中进行动态功能仿真。最后输出GDSII文件，提交流片。 4．经过TSMC公司的多项目晶元(MPW)计划，一次流片获得成功。自行搭建测试平台，完成对芯片功能和速度的初步测试。在上海集成电路设计研发中心(ICC)测试机台进一步实测得到芯片最高工作频率可达100MHz，并验证了所设计ASIC芯片功能完全正确，而采用Xilinx的Vertex 2系列FPGA开发板实现最高工作频率只有80MHz。