集成电路是信息技术产业的核心和基础，是推动国民经济信息化的重要保证。数字减法器电路是构成集成电路的重要基础电路，针对数字减法器电路设计的可信分析与验证是集成电路设计与分析的重要环节。数字减法器电路在工作过程中由于信号传输的影响会产生时间延时，延时使得电路在时钟周期内采样得到的输出结果与理论上电路正确的逻辑输出结果存在误差，从而可能导致整个电路工作异常甚至崩溃。全减器作为电路基本的单元，是CPU等运算电路的核心，其速度和功耗等方面的性能直接影响到集成电路的整体性能。随着信息技术的不断发展，消费者对低功耗、高性能和高集成度的不断追求，在电路设计过程中需要考虑越来越多的性能因素，如功耗、可靠性、延时、漏电等。本文主要考虑的是电路设计的可靠性，特别是针对数字减法器电路延时导致的输出误差问题，从形式化的角度对数字减法器电路进行刻画，将电路中离散的信号连续建模，分别建立输出误差模型和能量消耗模型，通过几何规划及凸规划理论对电路的模型形式化分析和可信度量，提高数字减法器电路设计的可信性。