随着各种信息媒体对图片数据的记录、传播和获取越来越频繁，传输带宽显得越来越窄，人们对高清晰度图像的不断需求使得图像数据量成倍增加，从而图像编解码技术得以飞速发展。由于JPEG格式照片在世界范围内的广泛应用，目前国内外市场上JPEG格式图像硬件编解码芯片已应用于多种图像显示产品中。本文以JPEG图像硬件解码为目标展开JPEG解码电路的设计与实现工作。　　 论文完成了基本型编码的JPEG解码器硬件设计与实现。论文分析比较了国内外Huffman解码算法和IDCT快速算法，选择CHT算法和行列分解法搭建了JPEG解码器的基本架构，利用两次一维IDCT变换和使用乒乓存储器实现二维IDCT变换，利用五级流水结构实现8个数据并行运算从而实现快速解码。设计完成的JPEG解码器划分为码流读取模块、状态控制模块、Huffman解码模块、反量化和反Z字形变换模块、离散余弦逆变换模块、YUV转RGB变换模块和AHB接口模块等七个功能模块。该解码器采用全同步设计，用硬件设计获取量化表和Huffman表，支持JPEG全文件头格式解析，最大支持64K×64K字节像素图像解码，可以解码彩色和灰色图像。论文还完成了解码器的模块级仿真、整个解码器系统级仿真和StratixⅢ FPGA原型机验证。　　 测试结果表明，JPEG解码器能清晰恢复图像文件，性能优良，最高运行频率为130.1MHz，达到了预期目标。