随着技术的发展,各种应用对ADC(Analog to Digital Converter,模数转换器)的要求也越来越高。在众多的ADC架构中,Pipelined ADC(流水线型ADC)被认为是同时兼具高速度、低功耗、高精度的一种架构。近年来工艺的飞速发展并没有给Pipelined ADC的性能带来很大的提升,主要是因为在Pipelined ADC中影响性能的主要因素是电容失配以及放大器增益不足。放大器增益的不足可以通过增加放大器的级数或者采用Gain-boosting技术来解决;电容失配,可以通过增加电容面积的方法来减小,但这也就意味着功耗的增加。这些都是与消费类电子低功耗的要求相悖的。因此对于电容失配的解决方法,人们更加倾向于通过校正算法来实现。由于数字电路在更小的工艺节点中的优势更加明显,因此校正算法更希望是通过数字电路来实现。校正算法必须包括两个过程,第一是对误差的测量,第二是对ADC输出结果的补偿与校正。根据ADC在使用过程中是否需要一个独立的校正过程,又将校正算法分为前端校正算法和后端校正算法。相较于前端校正算法,后端校正算法由于是实时校正,因此对环境、温度等因素的影响更具有鲁棒性,也更加的智能化。因此ADC中电容失配校正算法更加趋向于后端校正。目前针对于采用1.5-bit/stage MDAC的Pipelined ADC的数字校正技术大都通过注入伪随机码的形式测量误差,并在数字域中对结果进行校正。这种校正算法最大的缺点是注入的随机向量会大大减小ADC的输入范围。相较于1.5-bit/stage MDAC,>=2.5bit/stage MDAC在降低对工艺的要求的同时,在功耗上也具有更大的优势。然而目前针对于采用>=2.5-bit/stage MDAC的Pipelined ADC中电容失配校正算法的研究多集中于数字前端校正,对于数字后端校正算法则鲜有报道。本课题提出了一种适用于采用2.5-bit/stage MDAC的Pipelined ADC中电容失配的数字后端校正算法,并在MATLAB上对其可行性、准确性、稳定性进行了验证。应用此技术,设计了一款分辨率为14 bits、采样率为40MS/s的Pipelined ADC。本课题采用X-fab 0.18um工艺,进行了电路图的设计与验证,版图的设计与验证,并对芯片进行了测试。芯片整体面积4x4mm2;在3.3V电压下,整体功耗为110m W;芯片的测试结果表明,在2^26个时钟周期内,可将ENOB由10.3 bits提高至12.1 bits。