论文部分内容阅读
从第一款商业化的FPGA产品的出现至今，FPGA在二十多年里得到了迅速的发展，在应用范围方面，FPGA的使用已经不再局限于通信领域，而是扩大到工业控制、消费电子、汽车电子、测试测量等越来越广泛的行业中。FPGA的发展趋势也因应用范围的扩大而发生着变化，供应商都在努力采用更先进的工艺、更大的晶体管密度以及最前沿的技术，随之而来的是产品性能的不断攀升和成本的降低。FPGA的研发不仅具有重大战略意义，在接下来的20年里仍将是举足轻重的基础芯片，有很大的发展潜力。但是国内FPGA市场仍然被国外大公司占据着。随着FPGA的逻辑单元规模越来越大，集成度不断提高，在高密度FPGA中时钟信号的分布质量越来越重要。时钟信号的抖动和偏斜已经成为影响系统性能的重要因素。系统时钟的要求越来越严苛，在高速数据的传输和交换中，传统时钟结构越来越难以保证信号的准确同步。所以基于锁相环的时钟管理模块在FPGA中的应用十分必要。本文重点研究国内某公司的一款百万门级FPGA内的时钟管理模块（DCM），从延迟锁相环的设计出发，分析应用于FPGA的时钟管理技术的实现方法和电路设计。通过分析DCM在去时钟偏移、频率综合、移相调整等方面的应用，设计出基于全数字锁相环的数字时钟管理模块。FPGA的应用范围越来越广泛，对时钟的要求也会越来越多。单纯的DLL不能满足更高的时钟要求，因此DCM在ADDLL（全数字锁相环）的基础上增加了数字相移（Digital Phase Shift）和频率合成等功能模块。使得输出时钟信号能够进行动态相位调整，并且用户可以自己定义频率合成参数，更灵活的实现时钟分频倍频。本文设计的DCM采用SMIC0.13μm CMOS工艺，低频模式下DCM的输入时钟范围是20~240MHz，高频模式的时钟输入范围是40~430MHz。整个FPGA上分布有12个DCM模块，每个DCM模块的芯片面积是510μm*648μm。工作电压1.2V，工作温度范围-55℃~125℃。