由于需要在芯片上集成更多的处理器和存储器等，未来的片上系统（System on Chip, SoC）设计,随着半导体制造工艺的快速发展，而变得越来越复杂。而早在21世纪初，作为用于解决SoC互连问题的新方法被提出的片上网络（Network on Chip, NoC），相关研究和探讨也在不断深入。不同于传统的总线式系统结构，片上网络拥有更优越的可扩展性和模块化特性，被认为是未来半导体集成工艺下多核技术发展的必然方向。此外，片上网络的拓扑结构对整个系统的性能、面积、功耗都有很大的决定作用。不同于早期的规则拓扑结构（mesh or torus），适用于异构性SoC设计的专用片上网络（Application-Specific NoC，ASNoC）拥有自定制的拓扑结构和NoC组件。 NoC组件主要包括路由器（switch/router）和网络接口（Network Interface）。因此针对异构的专用片上系统的设计，专用片上网络往往拥有更低的功耗、更少的面积和更好的性能。同时，将片上网络技术与当前日益成熟的三维集成电路技术（3D-IC）相结合是一种必然趋势，也一直是学术界研究的热点课题。针对三维专用片上网络的综合问题，以系统功耗和性能为目标，本文提出了基于拓扑结构的三维布局规划算法，来决定系统中各IP核的布局规划（floorplan）,路由和网络接口的数量和位置，以及路由之间通信的路径分配。在前人的工作中，SoC核的摆放，NoC组件的摆放，通信路径的分配是分开求解的。然而实际是模块和网络模块的位置对通信路径的分配有很大影响。因此，本文基于模拟退火算法结构，将以往分开的步骤（IP核的群划分+IP核和switch的放置+路径分配算法+综合考虑TSV的拓扑结构评估）整合在一起，通过利用临时拓扑结构的信息（路由的位置和通信），在布局规划的过程中，渐进式地调整整个拓扑结构，探索最优解。很显然，分成几步所获得的局部最优解组合而成的全局解往往并不是全局最优解，本文的基于拓扑机构的算法应该能找到更好的全局解。经若干典型的片上系统文件测试，本文的算法能得到更少功耗和更小时延的三维专用片上网络的拓扑结构。