在全球功率半导体市场日新月异的今天,VDMOS始终是功率器件最主要的产品类别之一。对于高压VDMOS,良好的终端结构是实现高耐压的保障。耐压越高,所需的终端区面积也越大,造成器件成本的上升。横向变掺杂(Variation Lateral Doping,VLD)终端具有面积小,耐压高的特点,相比常见的场限环结构,有更高的芯片利用率,是常用于高压VDMOS的终端结构之一。但是文献中对于VLD终端设计方法的研究非常少。基于此,本文对VLD终端进行优化和设计研究,提出了针对高压VDMOS VLD终端设计的普适方法,并取得良好的效果。文章的主要内容如下:1、通过理论分析和公式推导,首次提出了两种VLD终端杂质浓度分布的优化模型,并给出了两种优化模型的掩膜版具体设计方法。通过仿真验证了利用两种优化方法设计出的VLD终端和现有方法相比均可达到更好的耐压效果。同时考虑到版图设计中终端倒角区的曲率效应可能对耐压带来的影响,对VLD终端在终端倒角处的版图设计提出了改进方法。分别从终端结构和版图上为VLD终端的设计和研究提供了理论指导。2、通过Tsuprem4/MEDICI仿真软件和L-Edit版图软件设计了一款1000V的VDMOS器件,其中元胞结构为常规平面型垂直结构,终端结构采用了利用提出的优化方法设计出的VLD终端。相比场限环结构,VLD终端面积降低了约25%,耐压可以达到平行平面结的90%以上。经过流片和测试,流片出的晶圆均可达到要求,且实际的耐压值相较于耐压要求有一定余量。本文提出的VLD终端优化方法得到了很好的验证。