论文部分内容阅读
在红外激光测距成像的全阵列式读出电路(Read Out Integrate Circuit,ROIC)系统应用中,通过系统内部单像素时间数字转换电路(Time-to-Digital Converter,TDC)将光子的飞行时间转换为数字信号后输出做进一步处理,实现对光子飞行时间(Time of Flight,TOF)的测量,时钟信号作为TDC测量的基准信号,对时钟信号的准确度、抖动、占空比、分相均匀性及稳定性等都提出了严格的要求。为满足ROIC系统应用需求,本文设计了一种低抖动多相时钟产生电路,时钟架构采用主流的电荷泵锁相环(Charge Pump Phase Locked Loop,CP-PLL)电路。为满足ROIC系统8个分相时钟信号的应用需求,压控振荡器(Voltage Controlled Oscillator,VCO)采用四级低噪声伪差分延时单元构成的环形振荡器结构,同时配合双端输出转单端输出电路(Double to Single Converter,DTS)的整形作用,得到分相均匀、占空比为50%的多相时钟信号。为了使系统得到最优的噪声性能,在s域内建立连续模型的基础上,结合最大相位裕度法与最优环路带宽法,确定环路系统参数,同时采用高速、低失配的电流舵型电荷泵(Current Sterring Charge Pump),并详细分析了其噪声及失配的优化方法,进一步降低带内噪声。本文以二阶二型CP-PLL为例,引入零阶保持(Zero-Order Hold,ZOH),并建立z域内离散模型,得出系统稳定边界条件。针对ROIC系统工作时通过电源线耦合至PLL的噪声问题,通过建立VCO电源噪声模型,详细分析了电源噪声对PLL系统相位噪声的影响,并提出了优化建议。本文基于TSMC 0.35μm标准CMOS工艺,利用Cadence EDA软件设计工具完成本文PLL的电路设计、版图设计以及系统前后仿真验证,并完成MPW流片。对研制芯片的实际测试结果表明,本文设计的PLL功能正常,在外部信号源输入15.625MHz时钟信号条件下,PLL输出频率可锁定在250.0007MHz,频率偏差为0.7kHz,四个相位信号上升沿的相位差分别为518ps、514ps、447ps,输出时钟占空比为51.59%,相位噪声为-114.66dBc/Hz@1MHz,均方根抖动为4.3ps,峰峰值抖动为32.2ps。除分相均匀性外,各项性能指标均达到设计要求,可基本满足阵列TDC的应用需要。