论文部分内容阅读
5725-5850 MHz属于免授权频段,广泛应用于高速无线局域网、宽带无线接入系统、蓝牙设备以及多普勒雷达系统中。作为雷达系统中至关重要的模块,频率综合器提供了振荡源,其性能的优劣直接决定了整个系统的性能。雷达系统单片化、小型化可以显著提升系统性价比,而CMOS工艺具有便于集成、功耗低以及成本低的优势,因此得到了电路设计者的青睐。本文基于CMOS工艺完成了锁相环式频率综合器关键模块的设计与实现。首先对于本文的研究背景意义以及国内外研究现状进行讨论,并分析了目前设计存在的不足;接下来对于频率综合器相关理论进行了详细描述;最后基于以上理论完成了以下三部分设计:针对电荷泵的充放电电流因沟道长度调制效应而随调谐电压的变化而出现严重失配的问题,本文基于180 nm CMOS工艺,采用含有运放的电荷泵结构来实现充放电电流的自动匹配,从而改善沟道长度调制效应。测试结果显示在3.3V的0.14-2.74 V范围之内CP的充放电电流的失配小于0.4μA(0.8%),芯片面积为0.29mm~2。针对三次谐波电流1/f噪声的影响,本文采用180 nm CMOS工艺设计了一款中心频率为5.8 GHz的Class-F VCO。该VCO采用了两个LC谐振腔,以此获得两个谐振阻抗峰,MOS管的跨导在三倍振荡频率处形成了一个极低值而降低了谐振腔的三次谐波电流,从而改善1/f噪声。该芯片中心频率处相位噪声为-118dBc/Hz@1MHz,品质因数FOM为186 dBc,供电电压为0.8 V,功耗为5.6 mW,芯片面积为0.67 mm~2。针对5.8 GHz片上雷达应用,本文采用110 nm CMOS工艺设计完成了一款2.9GHz基于环形振荡器的锁相环(PLL)芯片。在锁相环中采用了新型环形振荡器,其结构简单,输出摆幅为轨到轨,可以达到更好的相噪性能。在锁定情况下,锁相环带内相位噪声最好结果为-98 dBc/Hz,带外1MHz频偏处相噪为-92 dBc/Hz,FoM为153 dBc,功耗为13 mW,芯片面积为0.057 mm~2。综上所述,本文针对改善频率源相位噪声指标、电荷泵失配等问题对电路结构做出了一定创新,并基于CMOS工艺完成了电荷泵式锁相环的各个模块设计、仿真与测试,相关成果可用于无线收发系统、动目标检测系统中。