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作为一种连接模拟电路和数字电路的接口,逐次逼近型模数转换器(SAR ADC)有着中等转换精度和中等转换速度以及可以采用较小的尺寸封装的特点,适合对整体电路尺寸有着严格要求限制的系统电路,在整个片上系统芯片的信号处理中起着非常重要的作用。随着无线通信、图像视频传输以及雷达测控等领域以及便携式消费电子终端设备应用的快速发展,这些都对SAR ADC的精度、速度以及功耗的综合性能的要求也在不断地提高。然而,在一般情况下,SAR ADC的精度范围是8到16位,并且随着精度的提高,其功耗也会不断地增大。本文针对SAR ADC精度和功耗存在的问题,设计了一种精度为14位的SAR ADC,并具有使能控制端来达到省电模式,其核心电路模块主要包括数模转换器(DAC)、比较器以及时序逻辑控制。在DAC的电路设计中,采用改进的并行分段电容阵列的架构,将电容阵列分成上下对称排列的高位组和低位组,分别耦合与比较器的非反向输入端和反向输入端;在比较器的设计方面,运用预放大级和可再生比较器级联的结构并进行了失调校准,设计了一种具有高速高精度的动态比较器,同时具有良好的低功耗特性;在逻辑控制电路的设计中,采用基于动态逻辑控制的CMOS电路单元,并且把采样电路的控制电路集成到逻辑控制电路模块中,且具有采样使能控制,可以达到不同的转换速率,在采样过程中只有高位组电容阵列上的电容参与对输入信号的采样,而低位组电容阵列上的电容不参与采样过程,因而提高了SAR ADC系统电路的整体工作速度,也降低了功耗。本文设计的SAR ADC,使用1.5 V和3.3 V双电源电压供电,系统的时钟频率为2 MHz,采用HHGRACE 0.11mm 2P4M CMOS工艺,工艺角是tt,通过Cadence平台的Spectre仿真器得到的仿真结果可知,其转换速率能够达到121 Ksps,信噪比为72.65 d B,无杂散动态范围为80.26 d B,有效位为11.78,总谐波失真为-72.75dB,平均功耗约为0.22mW。