近年来,以深度学习为代表的智能算法在机器视觉、图像处理、模式识别等多个专业领域得到广泛的实践与应用。卷积神经网络作为深度学习中一种重要的算法结构,在实践中常用图形处理器(GPU)、专用集成电路(ASIC)与现场可编程阵列(FPGA)作为硬件加速平台来加速运算卷积神经网络算法。其中FPGA拥有大量逻辑资源,具有可重构、低功耗与高性能的优势受到人们关注。在此背景下,本文基于FPGA平台对卷积神经网络并行加速器进行设计,主要研究内容如下:通过理论分析卷积神经网络的模型,对不同拓扑结构的卷积神经网络实现的效能与负载进行比较,选择适合的卷积神经网络模型SqueezeNet并对其进行微调。以此为基础,结合卷积神经网络的结构特点,探讨卷积神经网络推理运算过程中的并行化策略,同时对卷积神经网络模型运算与数据交互所需要的逻辑资源与存储需求进行综合分析。针对卷积神经网络模型在FPGA并行化参数映射的问题,提出能够加速卷积神经网络模型运算性能的系统架构,设计可行的运算单元与存储模块,通过硬件优化技术对加速器系统的运算负载与数据缓存进行优化设计。同时,为避免重复的数据访存影响系统整体运算效率,提出生产者-消费者模式对网络层进行融合,以达到最大化片上数据重用与最小化外部存储器读写的目的。以赛灵思ZYNQ-XC7Z020 SOC为开发平台,基于高级综合工具完成卷积神经网络计算IP核的设计。根据卷积神经网络各层次结构特点设计各功能结构块,并对其进行指令优化以提升运算效率。使用Vivado开发工具对加速器系统进行综合实现,完成基于FPGA的卷积神经网络加速器系统设计。随后验证加速器系统运行的有效性并分析整体资源使用情况,通过对GPU、CPU的识别速率对比实验,表明本文加速器设计的性能与功耗优势。