随着纳米技术的飞速发展，集成电路的设计规模迅速增大，硬件设计作为集成电路设计流程的一部分，同样无法避免地变得日益困难起来。一方面，多级设计框架已经渐渐取代了传统平面设计框架和分块设计框架，成为当今处理大规模电路布图规划问题的主流方法。另一方面，现代超大规模集成电路设计是基于固定边框布图规划设计而不是原来的可变边框设计。所以，我们需要创新且高效的方法来处理大规模电路的硬件设计问题。 本文针对微电子产业的发展形势，结合新的设计需求，提出一种V型多级不可分割固定边框布图规划算法来处理大规模集成电路的布图规划问题，我们称之为多级IARFP算法(Multilevel Insertion After Remove Floorplanning)。多级IARFP算法在满足电路预置的面积边框限制的前提下，追求在较短计算机时间消耗内最短布线的布局规划设计结果。 另外，本文还提出一种多级序列对(Multilevel Sequence Pair)表示方法来辅助论文中所提出的多级布图规划算法的实现。多级序列对表示方法是经典表示方法序列对(Sequence Pair)表示的一种多级扩展，它继承了平面序列对表示方法中着重考虑线长目标这一特点，使最后的布图规划结果的线长消耗得到很大程度的优化。 本论文对于提出的算法进行了仿真实验，将多级IARFP算法和平面IARFP算法的运行结果进行了比较。结果显示，对于模块数量规模较大的公共实例prmy1，cb37和prmy2，本多级算法能够仅在平均39.8％的时间消耗中取得平均17.7％的线长优化。对于类似GSRC系列的小规模实例，多级算法同样在线长消耗这方面的表现优于平面IARFP算法。