随着FPGA技术的快速发展，所支持的高级硬件平台呈现高速、并行性、原型数字系统快速开发和可优化等特点；另一方面，在信息时代，数字图像压缩技术得到了广泛应用，其中，JPEG图像压缩算法最为经典。利用硬件平台实现图像压缩算法很好的利用了FPGA高速、并行性和可优化的优点。本文通过算法硬件化技术的发展历程，研究并对比传统的算法硬化设计技术，分析和归纳最新的基于C-to-HDL技术的算法硬化方法。综合考虑开发方式、开发效率等因素，提出采用高级语言Handel-C进行算法硬件化开发的方法并详细介绍了其开发流程。本文在分析和研究JPEG压缩算法基本原理的基础上，提出采用Handel-C进行JPEG压缩算法硬化设计方案，实现压缩算法的各个功能模块。利用Handel-C支持硬件并行性的特点，在JPEG压缩算法中，DCT模块和量化模块采用二路并行，Z扫描模块采用四路并行。由于各功能模块引入并行性，提高了JPEG压缩算法的执行效率。算法的硬件化验证，采用Altera公司DE2-115开发板搭建的图像压缩系统的验证平台。在此平台上完成基于高清彩色图像(1080p，1920*1080)的图像压缩系统的测试、验证工作。对测试验证结果的分析表明，用Handel-C进行JPEG压缩算法硬件化设计具有良好的压缩性能指标：压缩获得图片的压缩比在20倍以上，PSNR在40dB以上。论文工作对于今后采用Handel-C进行算法硬化系统开发具有一定参考和借鉴作用。