基于RISC-VISA(RV32I)的CPU芯片设计

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CPU是电子信息技术的核心,而基于RISC-V指令集架构的CPU芯片设计越来越受到人们的重视,对该指令集架构的深入研究已然成为目前CPU芯片行业的热点,本论文主要研究了RISC-V指令集架构的结构特点,并基于SMIC 0.18 um CMOS工艺设计了一款基于RISC-V指令集的CPU芯片。本论文对CPU的系统结构进行了概述,对CPU设计中的关键部分,即流水线以及转移预测进行着重介绍,并对目前最为流行的指令集架构进行了概括,其中包括x86架构、MIPS架构、ARM架构以及RISC-V架构。由于RISC-V架构的突出优点,本文基于其整数指令子集RV32I进行了CPU芯片设计;论文对RV32I指令集的指令特点进行了具体分析,阐述了基于RV32I指令集设计的CPU工作原理,最后通过子模块的结构框图对每个模块的工作原理进行介绍以及代码设计,使用modelsim对关键子模块进行了仿真,包括ALU(算数运算)模块、decoder(译码)模块、EXE(执行)模块以及UART(串口)模块,使用FPGA对CPU的整体设计进行指令集功能的硬件验证;最后采用SMIC 0.18 um CMOS工艺对所设计的CPU进行了ASIC实现,设计流程包括逻辑综合、静态时序分析、形式验证、自动布局布线、DRC和LVS等步骤,最终得到基于RISC-V RV32I架构CPU芯片的GDSII版图,版图面积为5225618.75 um2,芯片的最高时钟频率为100MHz,功耗为35.87m W;论文最后对本设计进行了工作总计以及未来展望。本论文研究了基于RISC-V ISA(RV32I)的CPU设计,并对该CPU进行了Verilog代码设计、仿真和FPGA硬件验证,并最终进行了ASIC设计实现,论文工作在设计自主安全可控的通用处理器方面取得了一定的成果。
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