物理设计是实现集成电路设计中所必不可少的设计环节,它不仅关系到集成电路的功能是否能够实现,而且很大程度上影响着设计的周期、成本、功耗与可靠性。研究先进工艺下的物理设计对加快时序收敛、缩短设计周期、改善设计质量、提高芯片可靠性有着非常重要的实际意义。本文在40nm工艺下完成了一款高性能DSP芯片中两类高速接口(SRIO高速接口与DDR3存储接口)的物理设计,并提出了一种可以应用于工程的线长驱动布局算法。在SRIO高速接口的物理设计中,首先分析并设计了功能时钟树的主干、合理的规划了与内部Serdes IP相关的时钟;然后针对测试时钟树不平衡的情况设计了时序统计脚本,该脚本通过指导时钟树的调整有效的减少了时序收敛过程中单元插入的数量;最后对设计进行了板级协同仿真,评估了发送端抖动与回波损耗。设计结果表明,该接口的最大频率达到1.1GHz,并达到协议标准要求。在DDR3存储接口的物理设计中,提出并实现了DDR3存储接口的布局规划、时钟树和时序收敛方法。在布局规划阶段,综合考虑了面积、时序等因素,确定了DDR3的布图形状大小以及内部宏单元、IO单元的规划;在时序收敛阶段,分析了DDR3的时钟和路径结构,并针对关键路径进行精细的手工规划,提出并实现了自动化skew检查脚本框架,成功将各个PHY域内总线的偏差控制在40ps以内。实验结果表明,本文的设计达到了频率533MHz、最大数据率2133Mbps的目标。此外,本文针对物理设计的布局阶段实现了一种基于模拟退火和解析方式的线长驱动布局算法。在布局的初始阶段提出了平铺算法以得到密度均匀、线长较优的初始布局,在随后的阶段使用多级优化策略,不断的使用共轭梯度法对线长和密度进行优化。为了验证算法在工程领域的实用性,本文抽取了工程中的一些模块作为实例并设计了对比试验。实验结果表明,该算法在多数情况下与商品化EDA工具结果相当,并在某些模块上有优势。