基于通信系统对高速高精度模数转换器的应用需求及采保电路在ADC中的重要作用,本文主要的研究方向是:进行1.5 位每级流水线ADC 系统级仿真,设计1.5 位每级10 位100MSPS 流水线ADC 的典型单元采保电路和时钟电路。首先,利用Matlab 进行ADC 系统级仿真。验证失调电压、运放增益误差对级转换电路的输出范围的影响;证明子DAC 基准偏差导致流水线ADC出现失级和失码,指导电路级设计进行电容匹配来减小子DAC 基准偏差。其次,在Cadence环境下基于SMIC提供的3.3V单电源0.35μm CMOS 标准工艺模型,对采保电路和时钟电路进行了Hspice 仿真。在采保电路的设计中,理论分析采样开关误差来源,设计出消除衬偏的全差分采样开关,仿真得到其SFDR 为86.2dB;应用快速建立理论,设计出动态偏置的折叠式共源共栅运算跨导放大器。结果证明:采保电路达到了10位精度、100Mhz 采样频率,消耗功率30.1mW 的技术指标。时钟电路产生互不交叠时钟信号,边沿小于200pS。最终,研究设计的采保和时钟电路已经成功应用于10 位100MSPS 流水线ADC 中。