日益普及的无线通讯网络加快了复杂无线设备系统的革新和部署,射频集成电路设计的集成化是通信系统发展的一个重要方向。分频器是频率综合器中一个非常关键的模块。它关系着频率综合器能够工作的最高频率和其频率范围。本论文研究的主要内容是锁相环中重要高频模块-分频器的设计与优化,并将重点放在宽频率范围、高分频比的设计上。论文首先介绍了锁相环频率综合器的基础知识,研究了分频器在其中的作用以及其余各部分的工作原理,并对锁相环的环路特性进行了推导,以此为基础分析了环路中各模块的噪声传输特性。之后,针对分频器设计的关键技术展开研究,对现有的一些模块和单元的拓扑结构进行总结归纳,比较各种结构特点及使用场合。随后,针对一款多模终端芯片中的锁相环的需求,设计了一种高性能的分频器。该电路采用TSMC 65nm CMOS工艺进行了设计实现,频率覆盖范围在200MHz～6GHz;针对更高工作频率和带宽的需求,本项目基于GF 65nm CMOS工艺设计了一款工作范围在50MHz～20GHz且分频比为21～511的分频器。论文最后将分频器设计应用于使用有源电感振荡器和变压器的电流模式锁相环,形成了一个完整的时钟系统。该系统采用GSMC0.13μmCMOS工艺进行设计,完成了从电路设计仿真到版图绘制,再到芯片实物测试的一系列工作。设计的芯片频率范围在753MHz-1.6GHz左右,功耗约为17.52mW,整个芯片的面积在545μmx400μm左右。