本课题来源于横向项目“通信原理实验装置”。“通信原理实验装置”是通信工程和相关专业的本科生学习“通信原理”课程时的实验装置。本课题的基础是前期已经进行了该实验装置中HDB3编、译码和帧同步两部分电路传统方式的硬件设计实现。本课题的目的是将实验装置中各部分实验电路分别以硬件描述语言VHDL软模块方式实现后，集中到一个可编程逻辑电路(PLD)中。本文涉及HDB3编、译码和帧同步这两部分电路的VHDL实现。 传统电路设计方法一般采用“从底向上”(BOTTOM-UP)的设计，要求对底层电路芯片十分熟悉，而且设计方法相对复杂，工作量大，可移植性差。随着片上系统(SOC)设计技术的迅猛发展，基于可编程逻辑器件(FPGA)的SOC设计门槛已经大大降低。采用知识产权电路核(IP Core)将会提高SOC的开发效率，并逐渐成为主流方法。而功能模块化的系统芯片具有易于增加新功能和缩短上市时间的显著特点。基于上述技术的变化，本课题拟对原设计的实验电路部分实现升级，以便随时根据教学内容的变化对实验内容加以更新和换代。升级的主要方法是将各实验电路模块分别做成相应的VHDL设计模块，将其集中到一个可编程逻辑电路中，使实验装置中的实验电路部分实现单片化设计，同时为进一步形成功能电路的IP Core设计打下基础。 本课题具体目标有两个。第一是用硬件描述语言VHDL来实现HDB3编、译码功能电路。本文从HDB3编码、译码的原理出发，首先将其用逻辑关系表达出来，然后用VHDL语言来加以描述。在此基础上，用EDA工具MAXPLUS Ⅱ进行编译、综合和仿真。结果表明，所设计的代码完全可以实现HDB3码的编、译码功能，并为进一步形成可复用的HDB3编译码电路的IP Core打下基础。 课题的另一个目标是用EDA工具实现帧同步电路。本部分利用MAXPLUS Ⅱ提供的多层次设计功能，将帧同步电路分为识别器、分频器、前方保护、后方保护和触发器五个模块。先用VHDL语言从功能出发对各个模块进行描述，在实现了各部分的编译、综合和仿真后，再将各个模块用原理图的方式组合起来，构成顶层电路，最后进行顶层电路的系统仿真，从而完成帧同步电路的设计。结果证郑州大学硕士研究生论文明本设计完全可以实现帧同步电路的功能，且整个设计过程也体现了利用EDA工具实现自顶到底(TOP一DOWN)设计的有效性。