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随着网络和多媒体技术的迅猛发展，图像应用快速增加，形式日益多样。而目前广泛采用的JPEG编码标准已经不适合在愈来愈多的要求高图像质量、低传输速率、低存储容量等特点的领域中应用。为此，新的JPEG2000编码标准应运而出，该标准采用了离散小波变换(DWT)和嵌入式截断(EBCOT)等算法，从而在获得相同图像质量的前提下，该标准的码流仅为JPEG标准的一半，同时该标准支持渐进式传输、感兴趣区域编码、码流随机访问等特性。这引起了国内外高校及企业的关注，并陆续推出了若干基于该标准的编码芯片，但其速度、功耗和占用资源等指标依然无法令人满意。因此，继续对基于JPEG2000标准的编码芯片，尤其是对DWT和BPC这两个核心模块进行深入研究具有十分重要的意义，本文也即以此为重点。
本文从系统架构、算法优化和硬件实现三个方面分别对DWT和BPC模块进行重构，并基于SMIC 0.18um工艺完成ASIC设计。DWT模块采用9/7离散小波变换算法，其一维离散小波变换采用全流水线结构，二维离散小波变换则在复用一维小波变换结构的基础上结合乒乓计算实现。采用该种结构减小了系统面积，运行频率提高至125MHz，处理CIF格式图像用时1.3ms/幅；对于BPC模块，针对其判断逻辑复杂和数据访问量大而繁的特点，提出一种基于流水线结构的样本条带并行的结构，在提高编码速度的同时降低了存储器访问量，降低了系统功耗，提高运行频率至160MHz。
仿真与验证结果表明，这两个模块均达到了预期的设计要求，优化了关键指标。可作为独立的IP核运用到JPEG2000图像编码芯片中。