随着5G通信技术的发展,通信速率越来越高。信号的频率也越来越高,面临的信道环境和信号衰减也越来越恶劣。为了满足对通信可靠性的更高要求,需要更加有效的信道编码方法。与此同时,随着FPGA的不断发展,更加灵活高效的FPGA在5G中的应用更加广泛。本文以5G中eMBB场景的LDPC码为基础,研究了基于可重构FPGA的LDPC码的编译码器设计,从而探索提高通信可靠性的硬件解决方案。本文首先介绍了LDPC码和部分重配置目前的研究现状、将来的发展变化和课题研究意义。随后针对5G中eMBB场景下的LDPC码分析了其基图和扩展因子的关系,并根据基图的特点给出了LDPC码的直接编码算法。对于LDPC码的译码算法,本文主要对比了SPA算法和MSA算法的性能差异,本文采用易于FPGA实现的MSA算法。其次,本文研究了部分重配置的基础理论,主要包括部分重配置的设计约束、设计流程和控制器IP核的参数及原理。然后首先确定了LDPC码编译码器的相关参数,接着根据部分重配置的设计约束规定了LDPC码编译码器的输入信号和输出信号。在此基础上完成了LDPC码编码器中校验位生成模块的可重构设计和译码器中校验结点更新模块和变量结点更新模块的可重构设计。接着基于可重构FPGA实现了多种控制方式下的部分重配置,分别是JTAG模式下的部分重配置、PL端控制比特流加载的部分重配置和PS端控制比特流加载的部分重配置。另外分析了以上三种部分重配置实现方式的优点和缺点,采用PS端控制比特流加载的部分重配置方式来实现不同码长的LDPC码编码器和译码器。最后首先设计了可以变换码长的LDPC码编码器,本文主要采用了104和208这两种码长,利用直接编码算法。然后采用MSA译码算法设计了可以变换码长的LDPC码译码器,设计并实现了输入信息处理模块、校验结点更新模块、变量结点更新模块和控制模块。接着在ZC706开发板上实际测试了可以变换码长的LDPC码编码器,经验证可以实现不同编码模块的动态切换。