论文以LDPC码译码器的FPGA实现为研究对象,主要研究校验矩阵的构造、码长、译码算法、译码迭代次数和译码数据量化方式等影响译码性能的各方面因素。首先对LDPC码的几种译码算法的纠错性能和运算复杂度进行对比分析。其次结合课题背景,对影响译码性能的参数,如码长、迭代次数和数据量化等,通过计算机仿真分析,确定译码器硬件实现的方案。论文结合课题背景对三种译码器架构进行对比分析,串行、并行和部分并行。在译码速度和资源利用之间达到平衡,选择灵活性较强的部分并行构架。根据理论仿真的参数和部分并行构架,给出了译码器的顶层电路和基本功能模块划分,并用硬件描述语言编写代码,通过ISE综合、布局布线和Modelsim上进行时序仿真验证,基于FPGA实现LDPC码译码器。最后利用VC搭建测试系统,在计算机上模拟信源、信道和误码率统计,LDPC编码、LDPC译码、MSK调制和MSK解调在FPGA上实现,并给出系统的测试方案和测试结果。测试结果表明,基于FPGA实现的LDPC码译码器有很好的性能,与理论译码性能基本一致,译码器设计正确。