随着现代电子技术的迅速发展,通讯系统的灵敏度不断提高,因此对相位噪声的要求也越来越严格,更低的相位噪声即意味着更高的信噪比和更低的误码率。同时,随着摩尔定律的发展,对电路集成度要求的提高,使得数字锁相环在先进的CMOS工艺中比模拟锁相环更容易缩小所需的芯片尺寸,并在频率合成器和时钟数据恢复电路等设计中成为模拟锁相环的一个有吸引力的替代方案。由于数字锁相环作为一个信息精度有限的系统,量化误差的存在导致其相位噪声与模拟锁相环相比通常存在差距。因此,如何改善数字锁相环的噪声性能一直是一个研究热点。本文研究并设计了一种基于环形振荡器的低噪声锁相环。为了实现更低的带外噪声,应用了前馈环形振荡器作为数控振荡器,使得振荡器可以在同等的功耗下获得更低的相位噪声。对于带内噪声,设计了一种基于RC延时链的时数转换器,使用金属走线的电阻和晶体管栅极电容构成的RC结构,利用它们时间常数极小的这一特点,实现了约300fs的时间分辨率,引入的输入抖动约为97fs,低于参考频率的抖动。其次,在数字滤波器中引入脉宽调制,通过提高比例控制系数并减小使能时间,使得比例通路增益保持不变,减小了折算到输入的量化噪声。本文基于TSMC65nm CMOS工艺,利用Cadence IC617平台完成原理图和版图的设计及后仿验证。采用1V的电源电压,输入的参考频率为200MHz。仿真结果显示,锁相环的锁定时间接近70μs,其相位噪声从1k Hz到100MHz的积分噪声为-49.98d Bc,均方根抖动为178.4fs,总功耗为6.61mW。