【摘 要】
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基于小波变换的图像编码算法以其优越的性能而成为新一代国际标准MPEG-4和JPEG2000的核心.在整个系统中,小波系数的编码过程由于运算复杂、控制繁复,需要消耗大量的处理时间,
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基于小波变换的图像编码算法以其优越的性能而成为新一代国际标准MPEG-4和JPEG2000的核心.在整个系统中,小波系数的编码过程由于运算复杂、控制繁复,需要消耗大量的处理时间,已经成为限制系统性能提高的瓶颈.近年来,针对小波系数编码的专用集成电路设计逐渐成为国际学术界和企业界研究的一个热点领域,并出现了一些有代表性的设计方案.该文在借鉴前人工作的基础上,从分析小波系数的编码算法出发,针对MPEG-4标准的零树编码和JPEG2000标准的分数位平面编码分别提出了高性能的多重并行编码硬件架构,并利用FPGA芯片实现了其电路设计与仿真验证.具体地讲,该文的工作大致集中在以下两个方面:(1)研究MPEG-4零树编码器的设计方案,提出了一种简捷有效的编码电路,解决了现有设计中的两个瓶颈问题:父子结点的递归处理与重要系数的跳过处理.从而使得电路复杂度降低约30﹪.同时还通过简单的逻辑运算实现了小波系数的位平面并行编码,每秒钟可达9000×6000的图像数据吞吐量.(2)深入分析了JPEG2000标准中运算复杂度最高的分数位平面编码算法及其现有硬件实现方案,提出了将系数重要性状态运算与系数编码运算相分离的编码流程,基于此流程设计并实现了小波系数、编码过程和编码块三重并行的编码器结构.该并行编码电路每秒钟可完成120幅CIF格式或25帧数字电视标准格式(CCIR601:720×576)图像的FBP编码过程.与现有的优化串行编码和过程并行编码方案相比,三重并行编码电路消耗的硬件资源分别为二者的3.2倍和1.5倍左右,编码速度则将提高4-6倍.
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