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半导体生产工艺的不断进步，使得最小工艺尺寸越来越小，进而引起漏功耗不断增大。自0.13μm工艺开始，漏功耗在电路总功耗中所占的比例已不能忽视。目前针对减小电路中的漏功耗，已提出了多种漏功耗减小技术，如沟道长度偏置技术、双阈值技术等，但这些技术都还较少应用于标准单元库的设计中。此外，和传统布尔逻辑电路相比，有50%左右的电路若使用Reed-Muller(RM)逻辑来实现可获的面积、功耗上的显著改进。因此将漏功耗减小技术与RM逻辑电路应用到标准单元库的优化设计中，将是一项极有意义、有价值的研究工作。鉴此，本文以中芯国际0.13μm标准单元库为研究对象，在综合分析了当前国内外研究现状的情况下，主要运用Cadence和Synopsys公司的软件，通过对各种单元电路的漏功耗仿真测试、研究漏功耗减小技术在标准单元中的设计方法；通过对多种不同结构的异或/同或门的分析研究，提出了一种低功耗异或/同或门电路，并设计了多种RM逻辑复合门电路，最后，经过版图设计、单元特征化以及版图信息提取，设计了低漏功耗双逻辑标准单元包。本论文的主要研究内容有：1、漏功耗减小技术在标准单元中的应用研究。在分析了电路中漏功耗的产生机理的基础上，通过运用HSPICE仿真软件对基本门电路在使用沟道长度偏置技术和双阈值技术后的电路延时、漏功耗以及漏功耗延时积等特性进行分析研究，获得最优器件沟道长度值和双阈值器件在电路中的设计方法，并运用沟道长度偏置技术对标准单元库中的基本门单元进行漏功耗优化。2、 RM逻辑复合门单元的设计研究。通过研究不同结构的异或/同或门电路的性能特点，提出了具有更低功耗和漏功耗的基于反相器结构的改进型异或/同或门电路，并设计了多种RM逻辑复合门电路。3、低漏功耗标准单元包的设计。学习使用Cadence软件完成电路的版图设计、物理信息提取，使用Liberty NCX进行标准单元特征化，最后实现设计低漏功耗双逻辑标准单元包。4、双逻辑映射技术研究。在对技术映射原理研究的基础上，通过分析综合-提取-再综合策略对综合结果的影响，提出了基于特殊约束命令的双逻辑映射方法。最后通过一个8阶FIR数字滤波器从逻辑综合到版图的设计实现，对本文设计的低漏功耗双逻辑标准单元包进行了验证，结果表明，本文设计的低漏功耗标准单元包可被EDA工具使用，在优化电路面积和漏功耗减小上取得了一定的效果。