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随着超大规模集成电路（VLSI）进入超深亚微米时代，系统芯片（SoC）工艺尺寸不断缩减，集成度同时快速增长。而物理极限的逼近致使SoC对各种失效机理的敏感度增强。随着MOS晶体管尺寸的急剧减小，栅氧化层厚度下降至2nm甚至更薄时，负偏置温度不稳定性效应对晶体管的速度和参数的严重影响会造成电路性能变差甚至失效，因此设计检测老化及具有延缓老化功能的电路成为不可忽视的问题。此外，物理应力对弹载SoC芯片的威胁也是不言而喻的，弹载芯片在飞行过程中由于受到各种应力的作用而造成电路机械结构损坏。因此，根据弹载芯片工作环境而研究合理的器件及封装尺寸受到人们的关注。针对老化引起的时序故障以及弹载芯片的冲击过载及热力学过载等可靠性问题进行了研究，主要工作包括：首先，针对老化造成的时序违规故障及SEU故障，本文提出了软错误与老化在线检测器(SEAOS)，在器件正常工作的情况下，在线检测上述两种故障。在一种BIST结构——并发内建逻辑块观察器(CBILBO)的基础上，复用了原本不工作的时序单元，面积得到有效控制。实验结果表明，在0.18μm工艺尺寸下，与几种经典检测结构相比，SEAOS在检测能力及硬件开销上都有着较好的表现。其次，针对老化引起的时序违规还提出了一种抗老化的结构设计TFM-CBILBO，改进原始CBILBO结构后，可以根据电路老化程度切换工作模式，有效防止时序违规的发生。实验结果表明，在一定面积开销下，相比非时序拆借方案时延开销降低40.0%~71.6%。最后，利用ANSYS软件对弹载芯片进行建模、仿真与分析。一是冲击过载，选取QFP封装作为几何建模类型，对不同组成部分建立材料模型，施加与芯片保持不同角度的重力加速度的载荷，求解并分析受力结果。二是热力学过载，建立二维仿真模型，观察各引脚及焊球处在热循环下的应力及应变情况。实验结果显示，采用QFP封装的弹载芯片几何模型在10000g高加速度下受到的应力小于理论承受值，引脚与封装连接处在飞行过程中承受的应力较大；在-55℃-150℃高低温循环下，由于热膨胀系数的差异，芯片引脚与焊点连接的弯曲处应力以及焊点上下面的剪切应力较大。