H.264是ITU-T与ISO/IEC共同制定的最新一代视频编码国际标准,具有非常高效的视频编解码效率，AVS是中国自主知识产权的数字音视频编码标准，MPEG2标准是现在已经广泛运用的而且相当成熟的视频编码标准。前两者是目前新一代媒体产业领域关注的热点问题，而MPEG2的市场之广也不容忽视。针对当前数字多媒体产业及其市场发展的特点，研究开发一种适用于多种视频标准的解码芯片也已成为一个趋势；而上述的这些视频压缩标准均采用基于块的混合编码结构，在系统结构上有较多的相似之处，也使得开发一种适用于多种标准的解码器具有可行性。在MPEG2、H.264及AVS这几种视频标准中，只有H.264和AVS具有帧内预测模块。本文致力于提出一种适用于H.264和AVS两种标准高清解码芯片的帧内预测模块的硬件架构设计。 本文首先介绍了视频压缩原理，回顾了视频压缩标准的发展历史，对主流视频标准MPEG-2、H.264以及AVS进行了介绍；并对市场上已经存在的一些解码芯片尤其是多模解码芯片做了简单介绍，同时对芯片设计的一般流程给出说明，对本论文的研究目的和侧重点进行了阐述，指明了本文研究的方向所在。 然后，本文阐述了预测编码的基本原理，对帧内预测技术原理的发展历史进行了综述，并从算法层次研究了H.264和AVS帧内预测的方法，对两标准中算法的异同性进行了分析，这是进行后续模块设计的理论基础。 本文在对支持多标准的视频解码SOC系统进行分析的基础上，重点对帧内预测模式进行了详细的设计，包括与总线以及VLD模块的控制字信号接口设计、预测模式判决模块设计以及最关键的预测计算单元设计。本文着重于分析算法的相容性，从而设计出可重用的运算单元，以提高对硬件资源的共享。与其他设计相比，本文所提出的一种运算结果可以支持所有帧内预测算法，其中包括H.264 FRExt扩展部分所提出的8×8亮度宏块、16×16和8×16色度宏块预测算法。 对本文所设计的帧内预测计算单元使用VerilogHDL进行RTL级的实现，并进行了功能仿真，通过和C语言模型所计算出来的预测值进行比较，验证了本设计的正确性。并且对设计结果进行了综合，得到了本设计在硬件上占的资源数和最高频率，以对此设计的处理速度和性能进行分析。实验结果表明，该硬件模块频率可以达到150MHz，完全可以符合高清实时解码的要求，具有良好的应用前景。