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随着集成电路制造工艺的进步、器件尺寸的缩小和工作速度的提升,辐射对电路的影响也变得越来越严重。辐射有多种形式,随着深亚微米MOS器件成为主流,单粒子效应已经成为影响MOS器件的最主要辐射效应。SEU、SET和MBU是最主要的单粒子效应。为了同时针对这些单粒子效应进行电路的加固,本文研究了MOS电路的电路级、版图级加固方案以及同时在电路级、版图级进行加固的双重加固方案。电路级加固的研究对象为SRAM和D触发器,版图级加固的研究对象为NMOS管,双重加固的研究对象为SRAM。首先,SRAM的加固技术有DICE技术和保护门技术等。本文使用DICE技术、保护门技术以及两者结合的方法构建了三种SRAM的加固形式,分别为DICE-SRAM、GG-SRAM和GGDICE-SRAM。对未加固SRAM以及DICE-SRAM、GG-SRAM和GGDICE-SRAM进行SEU和MBU的SPICE仿真,并且综合考虑加固方案的芯片面积代价,结果表明:DICE-SRAM的SEU关键电荷达到未加固SRAM的10倍以上,单元面积因子为2,是仅需要对SEU加固时的首选方案;GGDICE-SRAM的SEU关键电荷达到未加固SRAM的10倍以上,MBU关键电荷达到未加固SRAM的2.21倍以上,单元面积因子为3.5,是需要同时对SEU和MBU加固时的首选方案。其次,D触发器的加固技术有DICE技术、时间采样技术和保护门技术等。本文使用DICE技术、时间采样技术和保护门技术构建了三种D触发器的加固形式,分别为DICEFF、TSFF和GGFF。对未加固DFF以及DICEFF、TSFF和GGFF进行SEU和SET的SPICE仿真,并且综合考虑加固方案的速度和芯片面积代价,结果表明:TSFF和GGFF能抵御60fC的电荷注入而不发生SEU,同时输入数据、时钟信号能过滤宽度不超过500ps的SET;GGFF每个单元所含MOS管数量是TSFF的44%,同时在建立时间上前者比后者少14%,GGFF是对SEU和SET加固的首选方案。此外,本文还采用Silvaco TCAD混合仿真的方法研究了NMOS的版图级加固,主要体现为阱电极的优化。结果表明:单粒子轰击NMOS漏极以及NMOS漏极处于高电位,其他电极处于低电位是单粒子效应表现最强烈的条件;LET(辐射剂量)大于等于2MeV-cm~2/mg才能在被直接轰击的NMOS管漏极产生初始的SET,LET大于等于3MeV-cm~2/mg才能产生能够在反相器链中无限传播而不被削弱的SET;使用阱电极最优化的加固方式应该是将阱电极做成一个封闭的环包围NMOS器件,阱电极环离中间的MOS器件主体距离尽可能的近。这种阱电极器件的SET宽度是单侧阱电极且阱电极总面积相同的器件的63%。最后,本文采用Silvaco TCAD混合仿真的方法研究了SRAM的电路级(DICE-SRAM)和版图级(环状阱电极)的双重加固。仿真结果表明,使用双重加固的SRAM,SET宽度比仅使用电路级加固的DICE-SRAM减少37%,LET阈值是仅使用版图级加固的SRAM的1.5倍以上。双重加固SRAM的抗单粒子辐射性能优于使用单一加固方案的SRAM。