FPGA (Field Programable Gate Array)即现场可编程门阵列,是在PAL(Programable Array Logic)、GAL(Gate Array Logic)、CPLD(Complex Programable Logic Device)等可编程器件的基础上进一步发展的产物。作为专用集成电路(ASIC)领域中的一种半定制电路,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。相比于国际FPGA公司多年的发展积累,国内FPGA技术的发展处于起步阶段,西安智多晶微电子抓住国产FPGA设计的迫切需求,依据客户定制的要求,设计了IST系列FPGA。论文基于IST项目中的FPGA可配置电路CLB(Configure Logic Block)的设计与优化,深入研究了FPGA器件逻辑配置模块的核心结构和原理,设计和优化CLB电路结构和性能,采用55nnm标准CMOS工艺,利用全定制设计方法设计电路,采用标准的全定制流程,利用VCS作为功能验证工具,利用Hspice做性能分析和优化,在工艺和工具上都有先进性,在设计原理上具有独创性。主要内容有如下：1.利用自上而下的设计方法,完成了CLB的核心单元PFU从顶层的结构设计到底层的模块实现。详细阐述了PFU的设计原理和思路,包括PFU的顶层设计以及模块划分,PFU核心模块Slice的顶层设计和Slice三大工作模式(Ripple mode, Logic mode, RAM mode)的功能定义,以及Slice在每种工作模式下的每个功能点的设计方案,完成了Slice功能要求的加法器、减法器、上行计数器、下行计数器,比较器、乘法器的设计,完成了规格要求的RAM模式电路的设计,实现了单双口RAM、信号连接和RAM的容量扩张。2.针对CLB的特点,搭建了具有高效率和符合CLB特点的验证平台,利用VCS工具,验证了CLB的各种模式以及其对应的功能的正确性。利用自动比对的标准位和波形的详细分析,完备而又直观的验证了CLB的功能,证明设计结果正确且符合要求。3.基于FPGA芯片对应的编程软件设计的要求和目标规格(Target spec)中的性能要求,对CLB的设计做了版图后仿真,在添加了寄生参数的前提下,分析各功能电路的负载并正确合理加入负载,同时利用Hspice的高精度器件时序模型,对目标规格要求的各功能的路径延时做了仿真,得到具体延时数据,并不断修改设计和器件尺寸,使仿真的延时达到规格要求,同时分析关键信号的波形,保证信号的完整性,达到了项目的性能指标要求。