HDLC协议是面向位的一种链路控制规程,其被广泛应用在各类工业控制场合中,是一种常见的数据链路层控制协议。本文以“TDM/以太网接口电路”为背景,在研究HDLC协议标准与内容的基础上,进行系统需求分析,设计了一种基于FPGA(现场可编程门阵列)技术的HDLC帧的收发器,并将其应用在TDM/以太网接口电路中。首先,论文在对HDLC帧格式进行详细分析的基础上,讨论了HDLC协议实现的可行性,对比了几种常用的实现方法,并总结各自方法的优缺点,说明FPGA方法实现的优势；而后采用自顶向下的设计思路,先将系统的设计分为若干大模块,接着再细分为功能单一的小模块,将系统模块的复杂度递减,有利于系统进行修改与集成。其次,以Altera公司的QuartusII开发工具与Verilog硬件描述语言为基础,详细介绍了每个模块的设计实现过程,给出了主要模块工作流程图。在发送器的设计过程中,主要介绍了插0模块、CRC校验模块、缓存模块及发送器状态机的设计过程,并给出了发送器的状态转移图；在接收器的设计过程中,主要介绍了标志处理模块、0删除模块以及接收状态机的设计过程；此外,在介绍系统实现的过程中,还给出了系统的逻辑电路图以及时序仿真、功能仿真的结果,并对结果进行了详细的分析,用来验证系统的正确性。最后,将设计的HDLC帧收发器进行部分简化与修改,应用在“TDM/以太网接口电路”中。在查阅资料与系统需求分析的基础上,设计FPGA实现低速率接口电路的实现方案,该方案的核心是以太网数据帧速率到1路E1速率的转换。发送数据时,先将以太网传输的数据通过PHY芯片的MII接口进行捕捉,经过4/8变化后,对数据进行1级缓存、HDLC成帧,将成帧后的数据以字节为单位2次缓存在外部的SRAM中,当数据帧达到一定数量的时候,启动串行数据发送并使用PAUSE帧对发送速率进行一定控制；数据接收是发送的逆过程,因为是数据速率由低速到高速的转换,所以不存在数据丢失的问题,只需要对数据帧进行一定的时序控制,保证数据传输符合PHY芯片的读写时序要求。最后,在系统时序仿真的基础上,将编译后的文件下载到FPGA芯片中进行硬件调试,给出了简单的测试结果,测试结果表明系统是可以正常工作的。