高性能模数转换器(ADC)芯片作为核心器件,广泛应用于无线通信,图像采集,以及雷达探测等电子系统中,将电压、电流、时间等模拟信号转换成数字编码,以供数字电路进行分析和处理。近年来,随着CMOS集成电路制造工艺的不断进步,数字电路的数据处理能力得到了大幅度的提高,大量传统上由模拟电路完成的信号处理过程被逐渐交由数字域进行,系统对模数转换器的功耗、采样率、精度、输入带宽等性能也因此提出了更高的要求;同时,CMOS工艺由于其低成本、易集成的优势,成为当前大规模数模混合芯片中模拟电路设计的优先选择。本文通过理论分析和流片验证,研究了深亚微米CMOS工艺下高速,高精度,低功耗ADC芯片的设计与实现方法;对流水线型ADC的系统架构选择,高性能CMOS模拟电路设计,误差校准算法,以及测试验证等技术进行了深入分析,在系统架构与电路实现上提出了优化和改进方案,并针对超短沟道工艺下的设计难点,提出了两种创新的非线性校准方法。论文的主要研究成果分别简述如下:论文对多种流水线型ADC的系统架构进行了比较,重点研究了同时具备低噪声、低功耗特性的无采样保持级(SHA-less)结构,并通过行为级模型对各级精度分配与系统噪声、功耗之间的关系进行了仿真和优化,最终提出了一种兼顾性能、功耗与设计难度的架构方案,同时实现了高信噪比和低功耗的性能。基于SHA-less结构产生的特殊问题,论文还设计了一套相应的时序控制方案,并提出了一种双电压基准的方法来节省各流水线级的功耗。论文通过系统指标分析和电路结构比较,提出了合理的采样网络,时钟产生电路,Flash ADC,运算放大器等核心模拟电路模块的设计方案。文中通过对两级结构运算放大器的建模,推导出在一定性能指标下的最低功耗表达式和关键设计参数;文中采用加入差分通路间短接开关的方法,降低了采样开关寄生效应,提高了采样网络的输入信号带宽与高频输入信号下的采样线性度;文中还对Flash ADC的工作时序进行了优化,使比较器的回踢噪声不会对系统性能产生明显影响,简化电路设计,并以较低的功耗实现较快的比较速度。论文对流水线型ADC的传统线性误差校准方法进行了研究与实现,并利用其校准双电压基准之间的失配,对降低系统功耗起到了重要作用。论文还提出了两种针对流水线级间放大器非线性误差的创新的数字后台校准方法,相比与现有文献中的技术,本文提出的方法能够校准的非线性误差范围更大,收敛时间更短,且不依赖于输入信号的统计分布,为低压、短沟道工艺下高速高精度ADC的实现提供了设计思路。最后,本文在上述各关键技术的基础上,使用TSMC 0.18μm CMOS工艺实现并测试了一款16 bit,100MSPS的流水线型ADC芯片,研究并搭建了高速、高精度ADC的完整测试与应用环境。本款芯片使用1.8V供电电压,整体面积为2.45mm×4.9mm。测试结果表明,在100MHz采样时钟下,芯片功耗在300mW以下,热噪底为-75.6 dBFS。在满幅(2Vpp)输入下,信号对噪声与谐波失真比(SNDR)最高达到75.4 dB,有效位(ENOB)为12.23 bit,在150MHz输入频率(第三奈奎斯特频带)以内,SNDR保持在72.8 dB以上;无杂散动态范围最高可达到90 dB以上,在150MHz输入频率以内,SFDR保持在87 dB以上。本款16 bit ADC的静态特性为,差分非线性(DNL):-0.81 LSB/+0.22 LSB,积分非线性(INL):-3.75 LSB/+1.75LSB。芯片性能系数(FOM)为0.62 pJ/Step,在同类型ADC中处于较好水平。另外,本款ADC芯片支持节能休眠模式,使用CMOS逻辑输出二进制补码数据,提供内部配置寄存器的SPI接口和参考电平输出管脚,能够满足通信基站应用中的需要。