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卷积编码是深空通信系统和无线通信系统中常用的一种编码方式。Viterbi译码算法是卷积码的一种最大似然译码算法,它按照最大似然译码准则,在网格图上找出一条最大似然路径来得到译码结果。本设计的主要内容是3比特软判决Viterbi译码器的FPGA实现,设计是采用硬件VHDL语言来完成,并在Modelsim和Quartus Ⅱ软件环境下进行编译和仿真。在论文中介绍了Viterbi译码器的各模块的各种算法,并着重介绍了本设计所采用的具体方法,通过仿真和测试,验证了设计的正确性。最后,介绍了Viterbi译码器在未来通信中的发展和应用。