随着CMOS工艺尺寸的缩放,晶体管开关速度不断增加而逻辑延迟不断减少,给数字电路带来了很大的好处。因此,针对低成本、低功耗和高性能的模数转换器（ADC）,采用数字化方式并在时域中处理信号是非常有益的。压控振荡器（VCO）能够将信号从电压转换为频率,且相位是频率的积分,能够很好地将信号从电压域转换到时间域。因此,基于VCO的ADC具有高度的可扩展性。本文基于65nm CMOS工艺,研究设计了一款基于VCO的高度数字化Sigma-Delta ADC。在系统设计方面,采用基于VCO的Sigma-Delta ADC结构实现二阶噪声整形,其控制架构为改进的ADPLL结构。基于Simulink/Matlab建立了系统的时域模型,验证系统功能、优化环路参数,分析非理想效应对系统性能的影响;研究系统稳定性,考虑额外环路延迟对系统稳定性的影响。在电路结构上,为实现高信噪比和低功耗,移除偏置电流电路,复用DAC电流作为输入级VCO的偏置电流;引入多个三态鉴频鉴相器,实现输入级VCO的多相输出比较,降低输入级VCO的中心频率要求;提出一种基于多路径不对称输入反相器的VCO电路,在同等功耗下,进一步提高了VCO的增益、中心频率及减少相位噪声,同时针对该结构,提出了一种设计方法,通过调整VCO各个路径的驱动强度比例,实现有效的优化设计;在电路设计上,充分考虑各项非理想因素,并在实际电路中采用互补开关、运放钳位、交叉馈送等技术减小非理想效应对系统性能的影响。将各模块噪声仿真结果及失配参数代入系统模型,调整各模块参数,完成整体系统的设计。版图后仿真结果表明:设计ADC工作频率为256 MHz,功耗为1.2m W,在5.2MHz带宽上实现了65.5 d B的峰值信噪比（SNDR）,有效位数为10位。芯片核心电路高度数字化,核心面积为0.07mm~2,达到了设计目标。