如今，随着信息技术日新月异的进步，集成电路技术得了长足的发展，大规模集成电路的自动布图技术己经被应用于包括计算机，半导体、通讯、航天、航空、消费电子和军用电子等子在内的诸多应用领域。然而，世界著名的厂家均将此技术视为核心机密加以保护。在国内，掌握集成电路核心技术的公司更是屈指可数，因此市场前景相当广阔。 同时，随着超大规模集成电路制造工艺进入了亚微米/深亚微米的时代，半导体工艺的特征尺寸越来越小、高集成度、高速度和高性能成了集成电路设计的趋势。这些新的发展趋势都对集成电路版图的计算机辅助设计提出了新的要求。作为版图设计中至关重要的环节，布局也面临着更加严峻的挑战。这就要求研究人员根据目前的工艺技术不断改进布局算法，开发出更加适合VLSI产业发展的物理设计方法及可靠的集成电路设计软件产品。本文即是在这个思想的引导下展开研究工作的。 本文首先介绍了计算机辅助设计在集成电路产业中的必要性，然后大体介绍了集成电路的设计流程和布图设计以及布图设计自动化的概念，尤其是和本文关系密切的物理设计中的布图规划和布局的概念；然后概述了国内外的产业现状，提出了集成电路技术在物理设计方面的发展和挑战；最后提出了本文所做的研究的方向和内容。 接着,重点讨论线长优化目标的布局算法。首先介绍分级设计的主要思想，然后介绍标准单元设计的基本方法，它是目前自动化布图设计的一种基本方式，这种设计方式是以预先设计好的标准单元库为基础的（本文的算法都是建立在标准单元库基础上的）；文中对几种常用的线长估算模型作了介绍，这些模型在具体的算法实现上有精确度之分，经过综合考良，我们选择半周长估算模型，该方法计算简单，适用于超大规模电路布局中线网长度的计算，另外，在大多数情况下，其估算误差是可以接受的；然后以模拟退火算法为重点介绍几种常见的线长优化布局算法；本文提出的线长优化驱动布局算法思是：分为单元选择和单元安置两步进行单元布局调整，在单元选择中选择内外连接度作为选择策略，单元优化调整过程中采用改进的等分节点法作为安置策略，最后给出实验结果和相应的比较分析。 亚微米/深亚微米工艺下互连线的时延已经超过单元门时延成为决定集成电路芯片性能的关键因素，为了减少设计流程中“设计—验证—修改—再验证”循环的次数，缩短设计周期，提高整体性能，就必须在设计过程中考虑互连线时延因素，因而在设计模型和设计方法上都面临巨大挑战。对此，本文着重讨论了以路径为优化目标的布局算法。首先介绍了时序问题的基本概念，分析了互连线时延估算模型，并对当前的时延布局算法进行了分类分析。在此基础上，提出了一种时延驱动的布局算法，该算法将优化路径时延问题转化为优化路径上单元的位置问题，通过对各路径单元实际延迟时间的估算，建立被优化单元选择队列，然后通过改进的等分节点法调整单元目标位置，最终达到优化关键路径时延的目的。 随着对芯片运算速度及散热性能要求的不断提高，功耗驱动布局算法重要性日益凸现。工业界通常采用减小芯片及封装电容，降低供电电压，采用电源管理策略以及使用较好的电路规划技术等方法来降低功耗。而对于电路的布局优化过程，在基于CMOS管的零时延模型中，门的转换率（switching rate）是保持不变的，降低功耗的唯一有效途径就是减小高转换率门单元的负载，采取在优化目标函数中引入转换电容的方法来进行功耗优化。本文在先前采用基于等分节点法的单元安置策略的时延优化布局算法优化电路的整体时延特性的基础上，进一步建立功耗驱动的目标函数，再次优化电路的功耗特性。同时在算法设计上较好解决二者之间优化方向的一致性的问题，实验结果表明该算法是行之有效的。 最后，对本文所做的主要工作及创新给予总结，并对未来超大规模集成电路布局算法的发展方向做了展望。