近一、二十年，电子工程师们在增加IC的密度和规模上投入了了大量的精力，相比之下，被数字芯片广泛使用的基本记忆单元电路的结构优化问题则较少受到关注。1998年，文献[1]提出了“或记论”的的概念，提出一个基本RS触发器只要用一个“或记门”(即普通的与门域门)就可以实现。这无疑是有巨大吸引力的。本文旨在对[1]中提出的电路构想和硬件实验作出仿真，通过仿真验证电路的正确性和工作条件，同时企望从仿真结果中总结出利用或记门设计各种应用电路的一般方法，使这种有可能大量节约门电路的IC设计方法得到应用。 仿真结果表明，只要工艺条件得当，用一个门实现电路记忆对于类似RS触发器这样的简单电路是完全可行的。在对应用或记门电路组成单元电路时，仿真结果表明，套用传统电路的结构，用单门RS触发器直接代替两个门的RS触发器是不可行的。本文从电路结构和或记电路的特性出发分析了原因，据此做了电路的修正成功设计了用或记门组成的维持阻塞D触发器。通过分析也可看出，用或记电路的设计受到工艺等条件的限制。 本文对该文献中对于“暂记时间与定时电平密切相关”的研究，做了理论分析，并利用仿真工具对所提出的电路进行仿真验证的基础上，尝试利用有源器件实现定时电平的控制，为全集成定时电路打下基础。 另外，本文对于几种常用的EDA(电子设计自动化)仿真软件进行了比较，并且对使用中遇到的一些疑难问题提供了相关解决方法。