随着集成电路设计进入深亚微米和纳米级工艺阶段，SoC(System on Chip)的能耗问题日益严重，已经成为制约SoC发展的主要因素之一。作为SoC能耗、性能和成本的主要瓶颈，存储子系统设计一直是SoC研究的热点。业界通常采用高速片上存储器弥补片外存储器和内核的速度差，并降低系统能耗。片上存储器一般包括高速缓冲存储器(Cache)和便签存储器（Scratch-Pad Memory，以下简称SPM）等，两者各具优势且存在互补性，因此Cache/SPM共存的架构逐渐成为趋势。　　 本文借助虚拟内存管理的思想，实现了一种基于内存管理单元(MMU)管理的、Cache和SPM共存的片上存储器机制，并对程序指令部分的动态布局优化策略进行研究。为了充分利用程序的时间局部性，本文提出时隙管理的方法，将程序执行过程分成若干时隙，并根据不同时隙中指令Cache的命中次数、缺失次数以及指令页的搬运成本等，建立系统能耗模型。以系统能耗模型为基础，本文以系统能耗作为目标函数，将其抽象为非线性最优化的数学问题，利用整数非线性规划对其进行求解，获得每个时隙内最有优化价值的指令页。借助虚存管理机制，在每个时隙开始时利用定时器中断处理程序，将本时隙中有优化价值的指令页通过直接存储器访问(DMA)搬运到SPM中，并修改页表项完成SPM缓冲地址空间的重映射，最终实现对程序指令段的动态优化。　　 本文依据上述设计对多个基准测试程序在不同的片上存储器配置下的优化进行了分析和对比。实验结果表明，采用本文的优化策略，使用4K Bytes直接关联Cache和8K Bytes SPM对程序指令段进行优化，相比16K Bytes四路组关联的Cache，芯片面积降低l9.0％：系统能耗平均降低l1.2％，最高降低22.3％。同时，系统性能有明显提升：程序执行时间平均降低14.4％，最高降低25.6％。