随着集成电路的不断发展,高性能低成本的S0C已经成为集成电路的发展趋势。而锁相环作为S0C的首要时钟生成电路,他的设计已经变得非常关键。本文致力于为FM SOC提供低成本时钟芯片,尤其是本文的设计采用32.768KHz的晶体振荡器参考源,和上MHz的晶体振荡源相比,具有功耗低,成本低,易于集成等特点。本文先介绍锁相环的结构和理论,重点分析了电荷泵锁相环的基本原理,分析了电荷泵锁相环中各个模块的功能,数学模型和传输函数,这些模块包括鉴频鉴相器(PFD),电荷泵(CP),环路滤波器(LPF),压控振荡器(VCO),分频器(DIVIDER)等。在这些基础上,又对整个PLL做了verilog-A模型,大大加快了PLL的仿真速度,解决了PLL仿真耗时过多,设计周期过长等问题,同时很容易的实现PLL从TOP到DOWN的设计流程。本文采用SMIC 0.18um CMOS Mix-Signal 1P5M的工艺,1.8V电源电压,经过了完整的设计流程,并且得到了相应的测试,特别是VCO的相位噪声和KVCO等参数,实现了仿真的测试的一致性。通过本文的设计,掌握了sigma-delta PLL的设计方法和设计流程；通过测试PLL,进一步了解了PLL的特性,同时根据测试结果,有给出了相应的优化方案。