随着超大规模集成电路设计进入纳米阶段,芯片性能不断提高的同时在诸多方面带来挑战,例如时序、线长、密度等。而随着工艺尺寸的减小,互连延迟占总延迟比例逐渐升高,互连延迟逐渐成为决定电路性能与的关键因素。目前,三维集成电路设计已经成为一种解决上述问题的重要途径。然而三维芯片设计技术并不成熟,难以快速实现时序收敛。因此,三维芯片设计的时序优化研究具有重要意义。本文针对VLSI物理设计中的布局时序优化问题,以布局互连时序优化为主要目标,采用曼哈顿路径贪婪法、局部细粒度摆放法、路径平衡法、折叠三维转换法以及混合递进式时序驱动三维布局法,在布局过程中,充分考虑互连、模块、层数、硅通孔与时序相互之间的联系,设计实现了二维以及三维时序驱动布局器。通过优化ISPD高性能ASIC benchmarks,展示布局方案的质量,从而验证了布局方案和算法的有效性。结果表明相对于原始benchmarks,二维时序优化布局标准性能平均提升3%-6%,三维时序优化布局标准性能平均提升7-12%。时序驱动布局优化的实现将会为我国自主研发的二维及三维芯片的性能优化提供重要技术支持。