随着现场可编程门阵列（FPGA）的不断发展及其应用领域的不断扩大，为了满足各种应用中大容量及高带宽的数据存储要求，存储模块成为了FPGA中不可或缺的组成部分。存储模块具有数量多、容量大及可配置等特点，对其测试成为FPGA制造测试的一大挑战，特别是随着存储模块辅助逻辑的出现，更增加了其测试难度，如何高效完成其制造测试，对于FPGA成本的降低及其后续的发展都具有重要的现实意义。FPGA中存储模块测试的难点主要包括如何选择测试配置，对于每一种测试配置应采用何种测试算法进行测试以及如何实现测试算法以完成测试。针对FPGA中存储模块的可配置性，提出了一种通用的测试模式最小化方案。通过研究存储模块不同模式的实现机理，确定不同模式下故障检测的包容关系，从而排除对相应故障进行重复测试的配置，实现测试配置数的最小化，从而减少测试时间并降低测试成本。针对选择的测试配置，根据存储模块中存在的简单故障、联结故障及双端口故障选取必要的测试算法。利用FPGA自身的硬件资源，构建BIST架构完成测试。采用Verilog硬件描述语言对建议的BIST架构进行了设计，由于Verilog硬件描述语言的可移植性，可以方便移植用于测试不同系列FPGA的存储模块，消除了BIST架构的重复设计。通过Modelsim SE仿真软件进行仿真并在FPGA芯片上的实际验证，证明了本设计的正确性。针对FPGA中存储模块数量多的特点，采用多个存储模块共用一个测试模式生成器（TPG）的方式实现并行测试，避免出现FPGA硬件资源不足的情况并降低了测试功耗，并将存储模块的输出进行相互比较，无需TPG提供比较参考数据，降低了TPG的设计难度。实验结果表明，建议方案有效减少了BIST配置数，降低了存储器模块的整体测试应用时间，与现有方案相比，其故障覆盖率更高，并具有更好的测试通用性。