电源完整性的分析和研究在近十年中才逐渐被工程师和大的芯片设计公司所重视,主要原因是随着SOC的集成度不断提高和工艺尺寸的不断减小,芯片所在电源配送网络的质量对于高速芯片系统性能有着重要的影响。如果电源配送网络不稳定,芯片的电源噪声可能会在很多方面影响甚至损坏整个芯片系统,比如电路干扰邻近电源供电网络,不稳定的电源导致时钟信号和数据信号的抖动和相移,对芯片的功耗及性能产生重要的影响。本文结合工程实际进行了基带芯片电源完整性分析和设计研究。本文首先阐述了基带电源完整性设计国内外研究现状与研究内容,之后研究了电源完整性设计机制,重点是PDN网络的构成和电源完整性设计方法。分析了基带芯片电源网络的构成并通过SIwave提取电路S参数并通过工具将S参数转换为阻抗参数,得到了基带PDN网络端口的寄生阻抗,通过仿真得到去耦电容在15fF/um~2时端口最大阻抗为12.132Ω,去耦电容在25fF/um~2时端口最大阻抗为7.279Ω。最后结合工程实践,给出了一种新颖的电源完整性设计与仿真流程。通过SIwave提取带有基带芯片封装的印制电路板(PCB)上相关信号端口的S参数。利用IDEM软件将散射参数处理建模成HSPICE仿真电路模型,基于HSPICE脚本提取整个电路的动态电流模型,最后通过HSPICE对基带某模块的电源进行时域和频域仿真。通过仿真设计,对电压波动大于10%的某基带模块电源网络进行优化,优化后使该模块电源电压波动在5%以内,满足了模块对电源完整性的要求。同时论文设计了一种生成芯片内核电流模型的方法,该方法将低频PDN电流与Matlab仿真生成的高频噪声相叠加来模拟芯片高频内核的电流模型,该模型用于高频处理器内核的电源完整性仿真。本文对基带芯片进行了电源完整性的仿真流程设计,对主要的电源端口进行阻抗扫描并添加去耦电容进行端口阻抗优化,对系统电源网络进行时域和频域的仿真,结合时域与频域波形进一步优化网络关键端口。通过该方法可提高仿真的准确度,确保基带芯片的性能。