在超高速光纤通信系统中，并行传输已成为大幅度提高传输带宽，突破电子技术瓶颈的一种有效方案。并行传输系统集成电路则成为研究的热点。并行时钟数据恢复电路是并行传输系统集成电路的关键部分，它的性能制约着整个并行通信的质量，因此并行时钟数据恢复电路的研究有着举足轻重的地位。 本文对并行时钟数据恢复电路的传统实现方案进行了总结与归纳。根据其产生时钟信号的方法，将其划分为两类：第一类并行时钟数据恢复电路需要系统提供参考时钟；第二类并行时钟数据恢复电路则由输入数据中恢复时钟信号，因而适用于系统不提供参考时钟的场合。在第一类方案中，包含两个关键的电路模块，即时钟产生单元和数据恢复单元。在第二类方案中，虽然也包含两个电路模块，即时钟恢复电路和数据恢复电路，但这两个电路一般被合并为一个单元，即时钟数据恢复电路。在时钟产生单元、数据恢复单元以及时钟数据恢复单元的设计中，锁相环技术占有重要的地位。时钟产生、时钟恢复可以通过锁相环来实现。数据恢复单元中，也可以利用锁相环实现数据一时钟的相位调整。为此，本文对锁相环技术进行了有针对性的介绍，重点论述了与这些单元电路设计相关的锁相环原理与设计方法。本文研究了上述时钟产生单元、数据恢复单元以及时钟数据恢复单元，并利用深亚微米CMOS集成电路工艺设计并实现了一系列适用于并行时钟数据恢复电路的关键芯片。 首先研究了第一类并行时钟数据恢复电路中的时钟产生单元。并利用TSMC标准的0.25μm CMOS工艺，设计并实现了一个全集成的1.244GHz锁相环时钟倍频/产生单元。该锁相环可用于为并行数据恢复电路提供参考时钟信号。在锁相环电路的设计中，提出并运用了一种新的锁相环相位噪声的行为级模拟方法，优化了该锁相环的相位噪声性能。实测显示，该芯片的核心功耗仅为12mw，输出时钟信号均方抖动为6.1ps，单边带相位噪声在10kHz频偏处为-106dBc/Hz。实测结果与行为仿真结果吻合的较好，验证了行为仿真方法的有效性。 其次研究了第一类并行时钟数据恢复电路中的数据恢复单元。设计了一种新型的数据恢复电路。该电路可以自动调整输入数据和时钟的相位关系，使数据判决发生在最佳采样时刻，从而降低了误码率。应用该电路实现并行时钟数据恢复电路，可以改善噪声性能，减少并行数据恢复电路的高速输出。并可以实现并行输入数据的位同步。采用TSMC标准的0.18μm CMOS工艺，设计并实现了一个全集成的2.5Gb/s数据恢复电路。芯片面积为0.46mm<2>。输入2<31>-1 PRBS序列，恢复出的2.5 Gb/s数据的均方抖动为3.3ps。在保证误码率低于10<-12>的前提下，测得该数据恢复电路的输入灵敏度小于20mV。 同时研究了第二类并行时钟数据恢复电路中的时钟数据恢复单元。指出实现这一类电路的关键是设计一个性能优良、芯片面积和功耗都较小的单通道时钟数据恢复电路。同样采用TSMC标准的0.18μm CMOS工艺，设计并实现了一个全集成的2.5Gb/s时钟数据恢复电路。该时钟数据恢复电路由一个锁相环实现时钟恢复功能。通过对传统Bang-Bang鉴相器加以改进，优化了时钟恢复电路的相位噪声性能。实测结果显示，该芯片恢复出的2.5GHz时钟，其均方抖动为2.4ps，频偏10kHz处的单边带相位噪声为-111dBc/Hz。该芯片内部同时集成了一个2.5Gb/s数据判决电路，恢复出2.5 Gb/s数据的均方抖动为3ps。整个芯片的功耗为120mW。在讨论运用上述单元实现两类并行时钟数据恢复电路的基础上，提出了一种新的并行时钟数据恢复电路方案。该方案适用于系统不提供参考时钟的场合，属于第二类并行时钟数据恢复电路。但吸取了第一类并行时钟数据恢复电路的优点，其电路规模、稳定性均优于传统的第二类并行时钟数据恢复电路，与第一类方案相当。新方案还可以提高噪声性能。并可以实现并行输入数据的位同步。采用TSMC标准的0.18μm CMOS工艺，设计并实现了一个基于新方案的全集成双通道并行时钟数据恢复电路。电路中调用了前文设计的2.5Gb/s时钟恢复电路和2.5Gb/s数据恢复电路，输入2路并行的2<31>-1伪随机序列(PRBS)数据，恢复出的2.5GHz时钟的均方抖动值为2.6ps，恢复出的两路2.5Gb/s数据的均方抖动值分别为3.3ps和3.4ps。 本文的创新性工作包括：针对目前国内外尚无文献专门研究并行时钟数据恢复的情况，对并行时钟数据恢复的原理及电路实现方法作了一个系统的归纳，并分类进行了深入的研究；提出了一种新的用于锁相环的相位噪声性能优化的行为级模拟方法，该方法非常适用于设计锁相倍频电路。进而实现第一类并行时钟数据恢复电路中的时钟产生电路；设计并实现了一种新型的数据恢复电路，改善了传统电路的性能；在2.5Gb/s速率上的时钟恢复电路取得了国内最优测试结果；设计并验证了一种新型的并行时钟数据恢复电路，降低了传统方案的成本，并优化了性能。实现了一系列应用于并行时钟数据恢复的芯片，对于我国研究具有自主知识产权的并行传输核心芯片有着重要的学术价值。