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在后摩尔时代的今天,半导体工艺制程即将进入3纳米节点,硅基材料和二维材料之争越演越烈。然而,石墨烯(graphene)的本征禁带宽度为零以及黑磷(BP)在空气中的不稳定性,使过渡金属硫化物(TMDCs)成为了研究热点。作为TMDCs的典型代表,二硫化钼(MoS2)因其合适的禁带宽度,表面无悬挂键以及超薄的体厚度等特性,在晶体管,存储器,传感器和光电探测器等领域有着广泛的应用前景。然而,对于二维层状材料MoS2,在传统的顶电极接触方式下,只有最上面一层MoS2材料接触到金属电极,沟道内其余层的MoS2只能通过电压的隧穿传输电流,产生的隧穿电阻致使晶体管总接触电阻成倍增长,严重制约电流从金属电极注入半导体材料。此外,硅基的离子注入和扩散等掺杂工艺也无法直接应用于二维层状材料MoS2 FETs的制备中,这就无法有效实现金属电极和MoS2材料之间的欧姆接触,也不能将N型MoS2 FETs转变为P型MoS2 FETs。为此,本文将研究重点放在了 MoS2 FETs的侧电极边缘接触和静电掺杂。为了得到侧电极边缘接触的背栅MoS2 FETs,本文首先通过机械剥离将MoS2薄膜转移到二氧化硅(SiO2)衬底上,再利用电子束光刻(EBL)和感应耦合等离子体刻蚀(ICP)将图形转移到MoS2薄膜上,最后,通过磁控溅射(Sputter)和原子层沉积(ALD)的方式生长金属电极和高K值的保护层。通过这种方式,本文制备了四组不同厚度的背栅MoS2 FETs,厚度分别为:6 nm、9 nm、11 nm和16 nm。测试结果表明,MoS2FETs饱和漏电流随着层数增加而变大,当Vgs=40V,Vds=4 V时,厚度为16 nm时,可以达到6.3 uA/um。同时,实验结果还表明,MoS2FETs的载流子迁移率随着层数增加先增加后减小,9 nm时达到38 cm2V-1s-1。因为对于层数较少的MoS2FETs,介电屏蔽能力很弱,很容易受到带电杂质的影响,这导致其载流子迁移率低。对于层数较多的MoS2 FETs,层间耦合很强,栅电极对上面几层MoS2控制不足,载流子迁移率也较低。本文还利用矩形传输线模型提取了 21 nm的MoS2 FETs的侧电极接触电阻,电阻大小为8.9 KΩ,明显降低了金属半导体接触电阻。本文还利用Silvaco公司半导体工艺和器件模拟(TCAD)仿真模块Atlas,从MoS2 FETs的掺杂方式、掺杂浓度和掺杂区域的角度进行模拟仿真分析,详细的阐释了 MoS2 FETs沟道掺杂浓度、源漏金属半导体接触区域掺杂,进而引出和详细分析了 MoS2 FETs静电掺杂。MoS2 FETs的电流-电压(I-V)特性和电子电流密度仿真结果表明,源漏金属半导体接触区域存在边缘传导现象,传输长度只有纳米尺寸,并且源漏金属半导体接触区域MoS2薄膜已经耗尽,而静电掺杂可以显著提高载流子浓度和传输长度,大幅提高MoS2 FETs电流驱动能力。