论文部分内容阅读
随着无线通信技术的快速发展,5G通信技术已成为全球性研究的热点,峰值数据传输速率将达到10Gbit/s,需要模数转换器(Analog to Digital Converter,ADC)的转换速率达到几GS/s,同时对ADC的精度、芯片面积和功耗也提出了很高的要求。流水线型模数转换器(PipelineADC)和折叠插值模数转换器(Folding and Interpolating ADC,F&I ADC)是采用单通道实现高速转换器的主要类型。所以研究以流水线和折叠插值结构为基础的高速ADC具有重要的意义本课题以Pipeline ADC和F&IADC为研究对象,对进一步提高其转换速率和降低功耗的关键技术进行深入探讨,其主要研究内容如下:(1)本文对Pipeline ADC的基本原理及冗余位数字矫正算法进行分析,对系统中的主要误差机制、单元电路的电路结构和设计方法进行深入研究。并对MDAC的闭环建立行为以及开关导通电阻对建立行为的影响进行解析分析。对深亚微米CMOS工艺下高速、高精度Pipeline ADC及其单元电路的设计方法进行研究。提出一种对称性栅压自举开关,通过采用新型的电路技术来克服电荷注入效应、开关管体效应、以及减小开关管栅极寄生电容。提出一种高速、低回踢噪声比较器,通过在前置放大器的输入管添加交叉耦合电容的方式,来抑制锁存器两端的电压跳变对前置放大器输入端信号的干扰,并优化比较器的电路结构,将回踢噪声由原来的1.5mV减小到0.5mV。在此基础上在65nm CMOS工艺下设计实现一款12bit500MS/s高速Pipeline ADC,仿真结果表明该ADC的工作速率可达800MS/s,且在采样频率为500MS/s时功耗只有225mW。(2)本文对高速Pipeline ADC中的关键电路模块,带有输入缓冲器的前端采样保持电路进行研究,对超级源跟随器的电路结构及其线性化技术进行深入研究。在此基础上,以超级源跟随器为基本结构,在65nm CMOS工艺下设计实现了一款带有输入缓冲器的高速、高精度采样保持电路。此电路中,超级源跟随器采用两个电压-电压负反馈环路来降低输出阻抗和提高线性度。此采样保持电路在1.5GS/s高速采样下,线性度达到了 12.6bit,功耗只有27mW。(3)为了进一步提高PipelineADC的速度和降低其功耗,提出了一种负载平衡结构高速Pipeline ADC系统架构。此系统架构采用非标准级间增益级、运放和电容共享以及等比例缩小技术、无前端SHA结构来实现相邻两级共享运放闭环建立时的负载平衡,增加了 ADC的速度,优化了系统的性能。同时对此方案中的共享运放输入端寄生电容和共享电容的电荷记忆效应进行了深入分析,并提出了解决方案,在此基础上在65nm CMOS工艺下设计实现了一款12bit 500MS/s高速Pipeline ADC,其整体功耗只有147mW。(4)针对F&IADC在粗细量化通道协同编码结构中,细量化通道中最低位比较器因失调等非理想因素导致的误判引起的ADC第六位的错误编码,在系统结构上进行了深入研究,提出了一种数字编码矫正电路。在此基础上,在TSMC0.18μm CMOS工艺下实现了一款带有数字编码矫正电路的8Bit lGS/s高速F&I ADC,测试结果表明此矫正电路对ADC第六位编码进行了矫正,提高了 ADC的性能。