物联网的快速发展在为处理器创造了大量新需求的同时,也对处理器的设计技术尤其是低开销、高能效技术提出了新的挑战。为了应对新的挑战,越来越多不同指令集架构被研究者用于物联网处理器的设计中,这不可避免的会将软件兼容问题引入物联网领域。直接将桌面和服务器端的软件兼容解决方案运用到物联网领域存在着包括面积、功耗和性能等方面的限制。为了在合理的硬件开销下解决物联网领域存在的软件兼容问题,本文基于目前物联网领域关注度最高的两个指令集RISC-V和ARM Thumb,对通过硬件方式实现低开销多指令集处理器的技术进行了研究。首先,本文对实现多指令集处理器的技术进行了研究。相较于使用多个处理器核心和多个译码器的方式实现多指令集处理器,通过硬件二进制翻译实现多指令集处理器对传统处理器的硬件和结构影响更小。因此,本文研究了如何通过二进制翻译支持RISC-V和ARM Thumb指令集。考虑到指令集自身的特点,本文将RISC-V指令集作为多指令集处理器的原生指令集,ARM Thumb作为非原生指令集,提出了ARM Thumb指令集到RISC-V指令集的寄存器映射和指令映射方法。为了提高处理器翻译运行ARM Thumb程序的性能,本文提出了利用硬件优化实现ARM Thumb指令集条件标志位、分支指令和条件执行的策略。基于开源的RISC-V处理器Zero-riscy本文实现了支持RISC-V和ARMv6-M指令集的多指令集处理器。实验结果表明,利用本文提出的方法,在增加14%面积开销和24%功耗开销的情况下,Zero-riscy翻译运行ARMv6-M程序的性能能够达到运行RISC-V程序性能的76%。其次,本文对降低处理器硬件开销的技术进行了研究。实际上,目前物联网低开销处理器的结构相对简单,难以通过简化设计来优化其开销。由于处理器内部的各功能单元的硬件开销和它的位宽成正相关,因此本文研究了通过更低的数据通路和功能单元带宽来降低处理器硬件开销的技术,设计并实现了基于16位数据通路的32位RISC-V处理器。实验结果表明,在相似的配置下,其面积比传统32位处理器降低了超过30%,性能则能达到传统32位处理器的71%~90%。最后,基于前面两项研究,本文设计了低开销多指令集处理器的微架构并实现了其原型。为了评估该多指令集处理器,本文利用相关工具和基准程序对实现的原型处理器的性能、面积、功耗及能耗进行了详细的分析。结果表明,该多指令集处理器的面积为Cortex-M0的86%,运行RISC-V代码的性能为Cortex-M0运行ARMv6-M代码的80%,运行ARMv6-M代码的性能则为Cortex-M0的55%。