锁相环(phase-locked-loop,PLL)做为时钟管理模块的核心,能够通过频率合成产生满足各种需要的时钟频率,尤其是它具备输入抖动滤波、零延迟缓冲以及相位匹配等功能,对多相时钟域系统的发展提供了很大的帮助。随着FPGA芯片的功能越来越强大,为了使逻辑设计人员在基于FPGA的系统中构建最高性能和最强大的功能,在FPGA芯片上内置性能良好的锁相环是很有必要的。本文基于上述需求设计了一款应用于FPGA中的锁相环系统,该系统电路主体结构采用的是数模混合的三阶电荷泵锁相环电路,该电路结构包括鉴频鉴相器、电荷泵、低通滤波器、压控振荡器以及数字分频器五大模块。其中,鉴频鉴相器在经典RS触发器式结构的基础上添加了可控的延迟,实现了在消除鉴相死区的同时缩短锁定时间;电荷泵在差分结构的两个输出端之间插入了一个单位增益的放大器,通过它的钳位作用使电压跟随,从而消除电荷共享效应;环路滤波器采用两个无源的一阶RC积分滤波器级联构成的二阶滤波器,很好地降低了毛刺的等级;压控振荡器采用四级差分单元环形结构,每级差分采用NMOS管组成的对称负载结构,具有良好的抗噪声干扰能力,并能输出一对正交信号,使其具有双倍的输出频率信号的功能;分频器由级联的触发器组成,通过使能信号控制分频的倍数,单个分频器的计数范围为1~64,能够实现1~64分频或倍频。最后对所设计的锁相环系统进行了仿真模拟,结果表明在1.1V的电源电压下能产生的400MHz~1440MHz的频率范围,在该频率范围下的的相位噪声为-87dBc/Hz@1MHz~-20dBc/Hz@1MHz,最大可以进行64分频和64*64倍频,满足实用化的要求,达到了设计指标。