研究了一种前向纠错（FEC）算法及基于FPGA的相应电路设计，将此电路应用于数字音频无线传输，搭建了一个完整的数字音频无线传输平台，当无线信道误码率为3×10-3时，经过该纠错电路可以降低到1×10-7以下。选用硬件描述语言VerilogHDL进行电路设计，在开发工具QuartusII4.2中完成软核的综合、布局布线，在Modelsim中进行时序仿真验证，并下载到Altera公司的Cyclone系列FPGA中进行验证测试。最终把该纠错电路应用于数字音频无线传输，极大提高了传输的可靠性。。　　文章首先介绍前向纠错系统采用的方案，然后从总体角度介绍了整个纠错系统的内部结构、模块划分及所采用的设计方法和编程风格。之后对各个模块的设计进行了详细的描述，并给出了测试数据、实现结果及时序仿真波形图，并对设计的硬件下载验证进行了详细描述，并介绍了测试系统的构成和测试结果。最后介绍该前向纠错电路在数字音频无线传输中的实际应用，这为使用该纠错电路提供了一个很好的实例。　　在系统方案设计过程中，对模块如何合理划分及各个模块之间如何协同工作做了仔细的推敲，按照自上而下的设计方法将各个模块逐一细化，各模块之间通过端口信号进行连接，模块内部则由状态机控制时序。在代码架构时，尽量贴近硬件的实现方式，充分考虑FPGA芯片内部资源的合理开销及Verilog语言的可并发执行的设计理念，力求做到面积小而速度块，以满足产品成本、性能和实用性的要求。对于以后的SOC（System On Chip）集成，具有一定的参考价值。　　在本文所提出的纠错系统的基础上，通过增加解码迭代次数，可以根据要求提高纠错能力，这使纠错系统的升级成为可能，再次体现了Top-Down和模块化设计方法的优越之处。